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基于FPGA的多用途IO解决方案
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我要为CAN总线网络中的工业控制系统设计一个IO模块。我知道所有这些选项都需要不同的硬件；比如电流隔离或不同的电压水平等。我正在考虑将这个额外的硬件作为一个插件模块，或者作为一个可选的额外的夹层PCB。
我的问题是:
浏览 6提问于2017-02-22得票数 0
我使用的是Spartan 3E初学者工具包。在创建自定义外围设备时。除了将其连接到PLB总线之外，我使用默认设置。我还生成了XISE项目。我添加了我的端口，它只包含： phy_tx_en : out std_logic;phy_tx_clk : in std_logic;这只是几个端口，但是在合成我的以太网传输模块之后，IOBs超过了可用资源的限制
浏览 1提问于2013-12-14得票数 0
好的，我添加了我的microblaze，从XPS生成了一个topvhdl文件，添加了ucf文件，在我的microblaze中，我有4个GPIO，但我没有把它们的任何引脚放在.ucf文件中，虽然它们在topvhdl现在，我注释掉了顶级vhdl中的所有GPIO引脚，并将我的microblaze系统GPIO与内部信号连接起来，如图所示，这也没有任何问题，我可以生成比特流。现在引起这个问题的是，当我将7个LED端口添加到我的顶级vhdl文件的
浏览 12提问于2013-04-03得票数 1
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在转换阶段出现错误，信号clkin2有多个驱动器，但它没有，主时钟信号进入DCM，它产生2个时钟信号，1作为我的VHDL卡的时钟，其他作为microblaze的时钟，clkin2是microblaze的时钟这是我的顶级vhdl的代码：-- micro_top.vhd_4_GPIO_IO_O_pin;
mi
浏览 3提问于2013-06-12得票数 0
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提供了一个应用程序，该应用程序接收PC机上的数据并将其发送到卡上的FPGA，类似地，它将数据从卡上的FPGA读回到PC机上。问候
浏览 1提问于2013-05-13得票数 1
我想把我的Pi和Parallella合二为一，使Pi做GPU侧和Parallella堆栈，这是由第三个Parallella控制的。我知道很少的VHDL和Verilog，不想使用付费软件。
我渴望学习，并有很多时间去做，虽然没有“简单但糟糕的解决方案”。
浏览 2提问于2015-06-24得票数 0
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我想把USB外设连接到FPGA上。基本上，FPGA应该像USB主机一样工作。是否有支持USB集线器的FPGA板，以便一次可以连接多个(最多4个) USB外设。我有一个基于Spartan6的Digilent，它只支持一个Nexys3设备(键盘或鼠标)。它不支持集线器。我已经找到了Cypress主机控制器，但我不确定如何在FPGA中使用它。
浏览 5提问于2013-06-06得票数 0
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有很多免费的开源选择(Qt样本、raspberry Pi等等)。所有这些免费的解决方案都是基于CPU和操作系统。当然，他们也需要一些时间来启动。但是，我想知道真正的系统是如何立即启动的？他们是在设计中使用FPGA，还是使用特殊的嵌入式Linux？最后，你建议从什么开始？CPU或FPGA
谢谢
浏览 0提问于2019-07-08得票数 1
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将枚举作为函数参数来传递
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我也需要跟踪函数调用的位置，所以我列出了我想要跟踪的驱动程序列表。enum FPGA_IO_Type{
现在我想把它作为函数参数static void _function(otherData, enum FPGA_IO_Type)_function(data, A429_RX);
然而，我得到了一个
浏览 1提问于2022-10-20得票数 0
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据我所知，一旦FPGA断电，你必须对其重新编程。但我正在尝试使用verilog实现一个基于FPGA的安全系统。在这种情况下，我希望系统的密码是永久存储的，即即使断电，密码也不应该被擦除。我是现场可编程门阵列的一员。所以请告诉我怎么做。该设备是XC3S400斯巴达3系列。
浏览 8提问于2016-03-19得票数 3
我已经在ISE Project Navigator 2013中综合了我的Verilog代码。我的设备是xc3s400-5pq208。现在我想映射我的代码来分析计时，错误是：
ERROR:Pack:2309 - Too many bonded comps of type "IOB" found to fit this device.设计摘要中绑定IOB的数量:已用= 177，可用= 141，利用率= 125%此问题的解决方案是什么？我必须更改我的代码吗
浏览 0提问于2016-09-30得票数 1
我的目标是将计数器添加到 of 火箭核心模块的中。我想数像ctrl_stalld，id_stall_fpu这样的参数.当芯片在FPGA上运行时，。我把它装到了佐德董事会的FPGA上开始运行。--我知道如何在核心中实现计数器，但我不知道如何从外部检索计数器。_Top.scala之间的连接，因为我能够访问并进一步连接Xilinx 2016.2中的顶级模块IO。我假设项目层次结构必须从火箭模块追溯到顶层模块，以及连接之间的
浏览 4提问于2017-01-16得票数 0
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我正在做FPGA项目，现在只有一个问题。
当更新FPGA板上的位流时，会自动复位FPGA内部的所有触发器吗？使用Vivado设计FPGA时，有一个重置外部端口，用户必须切换该端口才能重置FPGA。如果一个初始的FPGA编程过程自动复位所有触发器，为什么我们还需要一个外部复位端口？
浏览 48提问于2018-08-13得票数 1
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在和FPGA乱搞之后，我在分配引脚的时候差点心脏病发作。这是否意味着FPGA需要额外的资源来将输入/输出转换到所需的状态？或者，这是否意味着我的输入以正确的极性输入到FPGA，以便正确地注册输入？否则，我完
浏览 3提问于2016-03-16得票数 3
我在Verilog中有一个示例项目，最初是针对Xilinx的，出于资源原因，我想将其导入到ICE40 FPGA中。ICE40中有一个定义输入/输出端口的SB_IO原语。我不太理解它，想知道Xilinx FPGA中是否有类似或等效的原语？或者如何将其转换为Xilinx FPGA域？示例代码如下： SB_IO #( .PULLUP(1'b0),
.NEG_TR
浏览 94提问于2021-04-16得票数 0
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FPGA逻辑单元数与性能的关系
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嘿，我有一个关于FPGA的问题。如果你看看xilinx目前的产品阵容，特别是7系列，你会发现每种型号之间的价格差异很大。我不明白的是，如果我能花300美元买一台200k逻辑单元的Artix-7，而一台2000k逻辑单元的Virtex-7要超过200000美元。所以我能买10个Artix-7并获得相同的性能吗？此外，性能与逻辑单元的数量是线性相关的吗?如果不是，那么它们是如何相关的？每个核心拥有更多<
浏览 6提问于2014-03-13得票数 6
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移位寄存器Vs复用器
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其中一个选择信号依次获取比特向量的所有值。现在我可以选择两条路了。第二种方法是使用移位寄存器并获取矢量的LSB位。在FPGA的面积方面，什么是最好的解决方案？
浏览 1提问于2014-12-17得票数 3
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在基于微处理器和基于FPGA的系统的上下文中，我将不胜感激。
我的想法是:当我们谈论基于微处理器的系统时，我认为比较和加法是一回事，因为比较a>b可以通过检查(a-b)的符号位来解决，即加法操作。但是，在基于FPGA的系统中，我猜比较算子的复杂度可以降低吗？
浏览 2提问于2012-06-25得票数 1
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我正在集思广益，想用FPGA来创建一个国际象棋引擎。你应该做什么和不应该做什么？首先，你可以很容易地将引擎分成两个部分，移动生成器和板级评估器，在fpga中做这两个部分有什么好处，或者在cpu和FPGA中做这两个有什么好处。我假设编程FPGA需要更多的努力，因为它不是那么明显的优化，你总是可以找到更好的和更快的方法，只要你花时间。(我可能会这样想，因为我是FPGA编程的新手)
另一件事是成本，一个FPGA</
浏览 0提问于2012-09-22得票数 2
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在使用以太网在spartan 6上创建一个简单的microblaze之后，使用EDK创建Microbalze会在同一目录的data文件夹中创建一个ucf文件，并且ddr3 IPS I打开了UCF文件：# Spartan-6 SP605 Evaluation PlatformNet fpga_0_DIP_Switches_4Bit_GPIO
浏览 2提问于2013-06-10得票数 0
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