当它们完成后，它们应该将找到的散列发送到主组件，在那里，哪个散列首先到达主组件并不重要，只要他接收到一个。有没有一种方法可以在两个或更多的组件同时完成计算它们的散列而不需要n个信号(每个散列一个)进入主节点的情况下避免竞争条件？我尝试实现位于主组件和n个组件之间的以下代码，但意识到这没有多大意义，因为仍然存在竞争条件，所有组件都写入相同的hash_in信号。
浏览 39提问于2020-06-13得票数 0
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我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
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在VHDL中，如何用上拉来实现两个三态驱动同一个引脚？语言写这段代码时，我有点卡住了，因为我不确定如何将Verilog的tri1“上拉”映射到VHDL语言中。“Z”改成“H”...这会导致合成失败，并发出多个驱动程序发出'do‘信号的警告。我尝试将"do <= 'H';“这一行添加到顶层体系结构中，就像另一篇关于VHDL的</e
浏览 23提问于2019-07-17得票数 1
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VHDL微处理器/微控制器
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我正在学习Xilinx (VHDL)上的代码。接下来，我想做一个简单的微处理器/微控制器，并在此过程中学习一些关于片组件的知识。因此，我的目标是尝试编码一个8位微处理器使用AMD 2901 (4位片)。(我已经掌握了2901的代码及其输入和输出信号的所有信息。)(基本上我对微处理器和微控制器的了解都是从这里得到的，)
以下是关于准时<e
浏览 2提问于2014-01-06得票数 1
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我在VHDL中有一个与多个常量驱动程序有关的错误，在这里我上传代码的图像.在我的代码中，cmp是一个组件，我想将它用于a=Ny到a= 0..............But的for generate语句中1降至Ny)
错误:错误(10028)：无法解析ArrayDivider.vhd(44)处(在图像中选
浏览 2提问于2013-03-27得票数 0
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原来的问题是：原来的问题被删除了，我只是在回答。我认为这是一个有趣的问题，特别是当您将VHDL与其他(正常)编程语言进行比较时。
免责声明:我在VHDL中只做了几个微不足道的例子。但我特别喜欢的是，与其他编程语言相比(这可能不是您要问的
浏览 8提问于2009-06-22得票数 10
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我正在尝试创建一个FSM，但是我得到的错误不能解决多个常量驱动程序 library ieee; use ieee.numeric_std.all“fsm.vhd”常量驱动程序错误(10028)：无法解析fsm.vhd(33)上的多个净“fsm.vhd”常量驱动程序
错误(10028)：无法解析fsm.vhd(33)上的
浏览 2提问于2016-05-13得票数 0
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我收到了一个警告，一个算术操作有X，所以结果总是X，尽管我正在将我的信号初始化为0s。有人能帮忙吗？
浏览 1提问于2015-06-17得票数 0
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信号局部处理范围
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我经常想知道为什么VHDL variable既可以在process级别上声明，也可以在architecture (as shared)级别上声明，而signal只能在architecture级别上声明--即使它只是在单个process的范围内使用。在尽可能窄的范围内声明事物(例如signals或variables)，并尽可能靠近使用它们的位置，在我看来，这确实增加了相当大的可读性。因此，我的问题是: VHDL
浏览 1提问于2015-04-29得票数 2
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我正在为flash接口开发一个VHDL程序。在编译我的程序时，我得到了这个错误。正如您在图片中所看到的，两个信号(右手边)是"xnor“ed，结果被分配给output (flash_oe)。
有人能描述一下这个错误信息是什么吗？
浏览 4提问于2015-02-26得票数 0
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我在一个进程中有一段这样的代码：A <= '0' after 5 sec;
是否先将A设置为1，然后在5秒后将A设置为0？如果不是，我应该调整什么？
浏览 0提问于2020-06-03得票数 0
我来自软件领域，并试图找出如何用VHDL编写顺序算法。从教科书中可以看出，进程中的语句是按顺序执行的。但我意识到，只有当涉及到变量，而不是信号时，这才是真的。Re在进程内发出信号，它们在进程结束时得到更新，计算使用的是正确的操作数的前一个值。所以据我所知，它仍然是并行的。为了性能目的，我不能总是使用变量进行复杂的计算。但是如何利用信号</
浏览 2提问于2013-02-02得票数 1
我是VHDL的新手，我正在尝试做一个二进制到BCD的转换器，我已经在互联网上搜索过了，现在我试图让我自己理解它和VHDL，这是我的程序：use IEEE.STD_LOGICend if;
bcdout := bcd;end Behavioral;
我在第这应该是非常愚蠢的事情，但我没有意识到。非常提前感谢您。
浏览 0提问于2013-06-16得票数 0
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我试图建立一个简单的蛮力卷积处理器与我的DE0纳米Altera板。:脉冲指数(impulse_length-1-i)在连续的for循环中没有下降，但是audio_buffer(i)的指数下降了。这就是我喜欢的模拟代码和找出为什么我的结果是错误的。我试图将(impulse_length-1-i)放入一个信号中，以便能够在ModelSim中看到它，它从最大/分钟32位签名范围
浏览 2提问于2016-10-03得票数 2
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我从我的大学收到了一份描述RAM的任务。在我看来，我已经写了一段代码来模拟上述设备的行为。但它似乎不起作用。我用下面的方式描述的设备的实体：USE ieee.std_logic_1164.all;LIBRARY RAM_libdata_out <= ram(index); end if;end architecture behavio
浏览 0提问于2015-05-25得票数 2
我正在用VHDL编写一个项目，其中包括多个矩阵。我希望能够将数据从PC加载到FPGA上的阵列使用UART。我只是在VHDL上迈出了更大的一步，我不确定我是否采取了正确的态度。我想声明一个整数信号数组，然后实现UART来接收来自PC的数据并将其加载到这些信号中。但是，我不能为此使用for -循环，因为它将被合成成并行加载数据(这是不可能的，因为值将从PC接踵而至，使用串行端口)。由于
浏览 5提问于2015-08-30得票数 0
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我正在研究哈希函数的VHDL实现。我有一些32位的unsigned信号定义如下：在SHA-256算法的规范中，它说加法必须执行模2^32，以便在溢出时保持32现在，根据对问题的回答，听起来好像已经用VHDL中的模块化添加来处理溢出：
没有溢出处理，溢出进位就会丢失。因
浏览 5提问于2015-06-03得票数 1
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我正在练习一些基本的vhdl programs.Now，我遇到了算术运算。我使用bit_vector并直接乘以输入信号，但是它错误地“infix运算符不可行的条目”.The程序如下： port(a,b : in bit_vectorarchitecture ar of multiplier is
但是我偶然发现了这个程序，它在std_logic_vector中运行得很好<em
浏览 7提问于2016-06-09得票数 0
据我所知，进程中的所有语句都是按顺序执行的。那么并发信号分配(<=)会发生什么呢？它的工作方式与顺序分配(:=)相同，还是在增量延迟后执行？如果它在增量延迟后执行，那么进程中的所有语句如何被称为顺序语句？
如果它立即执行，那么进程中的:=和<=之间有什么区别吗？
浏览 5提问于2013-10-06得票数 5
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VHDL -级联N次移位运算
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我想知道，如果我有两个输入，一个输入，DATA1是一个数字(std_logic_vector)，而第二个输入DATA2表示我要移动第一个输入的次数，那么如何用VHDL进行移位操作。例如，如果我必须总是只向左移动一次，代码是如果我想改变DATA2时代，写这样的文章对吗？for i in 0 to DATA2 loop
OUTALU <= '0' &am
浏览 4提问于2015-04-01得票数 2
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