根据RISCV工具链，我们正在为Rocketchip生成64位的verilog文件.但我们需要32位RISCV火箭芯片。为此，scala和scala文件中的要求和修改是什么。是否有可能产生32位火箭核心这样做。
浏览 1提问于2015-04-20得票数 0
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下面是reg赋值的声明但是在模块的最后一行，我得到了这个错误，它指向相同的reg赋值。因为我使用verilog的全部经验只是一本书：
浏览 3提问于2012-11-30得票数 0
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你好，伙计们，我正试图把下面的vhdl代码翻译成verilog，但是，即使它们看起来很像，它也不起作用。我没有错误，但是它不是与verilog一个工作，而是与vhdl一个工作。z(17 downto 1):=z(16 downto 0);p<=z(17 downto 8);
end Behavioral;
到Verilog
浏览 0提问于2015-12-19得票数 0
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我对verilog有点陌生，我有一个问题让我很困惑。我有一些常数参数，特别是近1023个参数，其中c0，c1，c2 .c1022，每一个都是10位长。我还有一个向量r 1022:0，长度为1023位。我的任务是计算从0到1022之间变化的ci*ri，最后取我在get.When中所做的1023 10位向量的xor，在模拟中，verilog在时间0处生成赋值语句的输出。verilog如何在0时生成输出？
浏览 0提问于2019-01-03得票数 1
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当我尝试写入其中b的位都为'1‘的ab+1时，reg a的值不会更新，但当我尝试ab+1'b1时，它会更新 awaddr
浏览 0提问于2019-08-28得票数 1
我有一段Verilog代码是由一位不再在我工作的公司工作的程序员处理的。parameter mstrobe = 10;.assign #(mstrobe) sclk=iclk;我还有一个单独的Perl脚本，用于对现有的Verilog由于mstrobe包含在圆括号中，因此此脚本在解析#(mstrobe)时会卡住。虽然我可以很容易地解决这个问题，但我想知道的是上面的赋值语句和
assign #mstrobe sclk=iclk;
浏览 6提问于2011-10-10得票数 3
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如果我在verilog中显示这条总线，它都是红色的x： // VERILOG: unassigned signal sigx
reg [15:0] sigx; //displays as RED inin gtkwaves 如何为VHDL正确配置gtkwave，使其具有与verilog相同的行为，将未知值显示为红色而不是绿色？即将vcd文件中的配色方案'x‘映射到'u’。(奇怪的是，gtkwave用红色显示了一个未赋值<
浏览 10提问于2019-05-15得票数 0
你能在verilog中使用赋值的参数值吗？我能以某种方式定义参数变量的宽度吗？module mymodule #(parameter type =2)endmodule同样，如果是type=6，那么我希望输出的位长度是9。rate仍然是<
浏览 1提问于2013-02-01得票数 1
我对verilog非常陌生，我刚刚开始了解它是如何工作的。我想在always块中操作模块mant[22:0]的输入，但我不确定如何进行。
浏览 0提问于2016-05-25得票数 0
我已经通读了所有类似的帖子，但都没有解决我遇到的问题，即第41行assign Y[b]=~Y[b];导致错误“非法左手边连续赋值”。
我没有分配任何规则，所以我看不出有什么问题。
浏览 0提问于2019-05-30得票数 0
我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以： W1_reg <= W1;end 代码的测试平台如下：logic signed [WL1-1:0] X,W1; <------ Error : Expect
浏览 53提问于2022-04-20得票数 -1
我在genvar中有以下verilog代码，尽管变量'j‘不是genvar变量。当我检查语法(使用Xilinx)时，我在' if‘语句所在的行上收到了错误消息“生成if语句中的非法条件表达式”。
浏览 1提问于2011-04-09得票数 0
我正在用verilog实现一个数学方程，在一个组合方案中(赋值=.)到目前为止，合成工具(Quartus II)已经能够分别使用运算符"+、-和*“来做添加、子和mul简单的32位无符号绝对数字。然而，方程的最后一步是除以两个64位的无符号不动点变量，之所以有这么大的64位容量，是因为我为整数设定了16位，对于分数则是48位(尽管计算机以二进制方式做所有事情，而不关心分数，但最终我可以检查分数从整数中分离出来问题是运算符&q
浏览 4提问于2016-02-16得票数 0
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所以我用Verilog创建了一个很大的FIR滤波器，它有256个抽头。所以我需要256个系数。我想试着让我的代码尽可能的模块化，所以我想知道是否有一种方法可以在FIR模块中创建另一个包含系数值的外部文件？目前，我只知道在Verilog中为数组赋值的方法如下：begin datafile我想要的是能够像在System Verilog</e
浏览 1提问于2015-05-02得票数 1
在verilog中，我有一个我无法克服的错误。这是代码的第一位，然后是最后一位。默认值:开始分配aluop = 3'b000；赋值mwr = 0；指定mreg = 0；指定mrd = 0；指定alusrc = 0；指定btype = 2'b00；指定regdst = 0；分配regwr= 0；错误(10170)：Verilog语法错误在Decoder.v(7)附近的文本"case"
浏览 0提问于2012-05-04得票数 3
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我一直在调查这个问题，但是搜索似乎没有任何结果。它可能太简单，无法描述，但我在这里，抓我的头…任何帮助都将不胜感激。
浏览 16提问于2019-12-01得票数 0
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