在ModelSim中运行这段Verilog代码时，我遇到了一个问题。我已经建立了一个可以计算毫秒数的电路。该电路(模块数器)由两个模块组成:一个电路接收5 5MHz频率时钟信号(模块计数器)，并且假定每通过5000cct就产生一个高逻辑(相当于1ms，因此在每毫秒之后产生高输出)，以及另一个电路接收相同的时钟信号并对经过的毫秒数进行计数此外，第二电路接收负载信号(当激活时，负载产生低逻辑)。我<em
浏览 23提问于2020-11-20得票数 1
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Verilog-A和Verilog一样吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
我试图在ModelSim中运行一个测试模拟，并在标题中得到错误。我已经仔细检查过了，文件和我的项目在同一位置，并且名称匹配得很好。有人知道问题出在哪里吗？请让我知道，如果有某些部分的代码，你需要看到或任何类似的。
浏览 0提问于2015-04-01得票数 3
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在运行带有-c标志的modelsim时，如何关闭控制台打印的过度缓冲？示例：VSIM> source run.do
run.do只是一个编译设计并运行10毫秒的modelsim脚本。当它点击脚本中的vsim命令时出现问题，所有的输出都被缓冲，直到我按下Ctrl-C或者我等待几分钟以完成模拟，而不显示在模拟过程中发生的$display。(它很好
浏览 1提问于2017-11-07得票数 0
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我正在设计一个使用modelsim学生版本verilog的mips处理器，我们开发了一个c++工具，它可以将组装操作转换成机器代码，并将结果保存在.txt文件中，那么在模拟开始时，有什么方法可以让modelsim运行这个工具呢？
浏览 2提问于2017-12-02得票数 0
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这几天我用ModelSim做模拟，我遇到了一个问题，那就是：if (cnt == `END_CNT)reg [7:0] cnt;
always @(posedge这意味着我在赋值块之前定义了reg，并且我可以在定义之前使用变量。这是我的编码风格，在Quartus中可以很好地工作。但是当我在ModelSim中编译文件时，会出现一个“变量未定义”的</
浏览 0提问于2014-01-08得票数 2
我是modelSim和verilog的初学者在下面的部分中，我有一个不正确的Half_ (因为我的模块名是Half_Adder)，但是modelsim编译它时没有错误xor (s,a,b);endmodule
module
浏览 1提问于2019-04-04得票数 0
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大家好，我在modelsim中用很多verilog文件构建了一个简单的设计。我正在尝试获得RTL示意图，所以我想将我的项目转移到quartus。但是我得到了很多错误，甚至我的代码在modelsim上运行正常。1) begin endendmodule
我得到了这个错误(10644
浏览 7提问于2020-11-06得票数 0
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在给我的system文件中，是Verilog头文件(.vh)的include。当我在Modelsim中手动运行模拟时，我通常会进入文件的属性("Verilog & SystemVerilog“选项卡)，并包含保存头文件的目录。我将如何在我试图创建的.do文件中引用它？
浏览 7提问于2015-08-20得票数 1
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在Fedora 22 64位中用Modelsim安装Quartus 13.0。运行夸特斯32位，因为我有很多很多问题，否则。然后，当单击启动Modelsim的按钮时，它将开始执行它的任务，但最终会以
这根本不是事实。
浏览 4提问于2015-09-14得票数 9
我使用Modelsim 10.4a来模拟verilog代码，我有tb文件来测试我的另一个.v文件。这两个文件都编译成功，但是当我试图运行-all来查看wave时，它给了我一条消息：有什么线索让我知道是什么原因造成的。我在谷歌的项目文件和解决方案中没有看到任何成绩单。谢谢。
浏览 2提问于2019-02-24得票数 0
我想创建一个所有模块都能看到的全局常量。我尝试过在顶部模块中声明变量的不同方法。然而，其他模块无法识别它。在我的顶部模块中，我有以下内容：当我在Xilinx中时，我会将MODELSIM设置为0。当我在Modelsim中时，我会将其设置为1。在其他文件中的其他模块中，我将拥有以下内容：
if(MODELSIM</e
浏览 8提问于2011-05-15得票数 1
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当我试图使用Modelsim模拟器v10.2c在优化模式下运行以下verilog代码片段时，我遇到了问题。always @ * force dut.rtl_module.abc_reg = xyz;PS:我正在使用-O5优化级
浏览 1提问于2014-06-12得票数 0
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我想在Modelsim中将我的编辑器重置为默认的编辑器，但我不知道怎么做。
当我双击一个项目时，它会在Notepad中打开。我试图从“editor”选项卡中更改Edit Preferences变量的值，但它没有工作。我还尝试更改windows设置以使用Modelsim.exe打开它，它只对第一个项目有效，但当我想打开另一个项目时，它会进入一个循环，在那里它会一次又一次地打开Modelsim。怎样才是正确的方法呢？
浏览 8提问于2015-07-11得票数 3
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我试图在SystemVerilog源代码中声明一个动态数组，但得到的错误如下：
module sv1;
什么是可能的问题？
浏览 1提问于2015-04-16得票数 0
在调用vsim命令时，如何使ModelSim自动使用顶级VHDL实体(或多个实体)？我正在编写一个运行VHDL模拟的通用脚本。我正在执行以下操作来编译和模拟：vsim -c -do "onElabError resume; run -all; exit" MY_TB
如何使ModelSim在不显式指定的情况下自动模拟MY_TB。使用Verilog可以自动
浏览 4提问于2013-12-14得票数 1
我想在火箭核上运行一个程序，并观察GTKwave中相应寄存器中的所有信号(例如PC、寄存器文件、ALU寄存器和线路等)。然而，我唯一得到的(在芯片和火箭芯片)是一些奇怪的电线在GTKwave，我不能联系到核心/瓷砖。
我按照上关于安装的说明进行操作。对于每个文件，都有相应的*.out文件和所有已执行的指令，所以我天真地认为我可以运行任何这样生成的*.vc
浏览 14提问于2022-04-01得票数 0
我试图使用英特尔提供的tcl脚本运行IntelFPGA的示例设计。它报告了在读模式下打开单元文件"blabla“的错误(vlog-7)。没有这样的文件或目录(errno = ENOENT)。然后我尝试了我以前使用过的一个modelsim项目，它曾经工作过。我得到了同样的错误！有什么问题吗？在tb_run.tcl开始时(从命令行MODELSIM> VHDL 2008 do tb_run
浏览 1提问于2019-06-25得票数 1
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