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我试图在Verilog上运行一个测试平台，但我总是遇到一些问题。我在结尾处添加了错误，以便你们都能看到。assign ACnotDnot = A&~C&~D; endmodule
下面是测试结果
浏览 143提问于2021-03-05得票数 1
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Verilog-A和Verilog一样吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
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我正在尝试运行verilog模拟器"verilog- to -routing ( vtr )“。在构建vtr时，我无法启用图形。出现一条警告消息："EasyGL:找不到所需的X11库(on debian/ubuntu try <code>D0</code> to install)“。安装libx11-dev并不能解决问题。时，出现以下消息：
<co
浏览 535提问于2020-08-04得票数 1
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我有简单的代码和一个测试平台，我必须使用Perl通过测试用例。我必须编写一个测试用例的Perl脚本，它将接收随机输入。当我执行Perl脚本时，它会要求输入，无论我输入什么，它都会显示“测试用例已通过”。
我试过使用，但它有很多.pm文件，使用起来有点困难。有人能给我一些提示吗？
浏览 1提问于2011-04-01得票数 1
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我是Verilog语言的新手，我想做一些练习来熟悉它。我在HDLbits上遇到了这个问题：DFF8ar 这个问题要求我创建8个带高电平异步复位的D触发器。case (areset) default: q <= d;end
endmodule 令我惊讶的是，它生成的电路忽略了clk信号： ? 但是，如果我将case语句切换为if
浏览 82提问于2021-07-10得票数 3
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我想尝试一下chisel中的BlackBox功能，但我得到了以下警告信息，无法通过峰/戳测试：WARNING: external= swap.io.out1 }
io.outputValid := y === 0.U我检查了生成的RTL，看起来是正确的。
浏览 1提问于2018-09-17得票数 2
Chisel支持(很好)哪些FPGA供应商的主板？市场上的大多数FPGA都是通用的吗？或者我们在购买时需要注意一些细节？如果是这样，我们应该注意什么？我真的需要一个硬件套件，使模拟和实际合成层之间的差距和麻烦最小化。谢谢!
浏览 129提问于2020-08-18得票数 1
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我对Verilog和VHDL很陌生。我在读卡瓦纳格的“Verilog”里的算术书。他们解释如何做加法，除数等，他们采取编程方法的“盖茨”，他们使用的门，无论是组合逻辑或顺序逻辑。我很
浏览 5提问于2016-01-15得票数 1
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在克隆链接到那里的chisel项目模板之后，我尝试从GCD.scala源文件中测试并生成verilog输出。我得到了以下错误。[error] Total time: 0 s, completed Dec 1, 2016 12:28:46 AM
因此，按照我在邮件列表中找到的解决方案(针对同样的问题)，我在GCD.scala文件末尾插入了以下代码块-backend", "c", "
浏览 2提问于2016-12-01得票数 0
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我有以下测试代码，并使用--genHarness调用chiseMain .Verilog是为这个工具生成的，但是它不包含来自Tester类的逻辑。对我为什么没有得到我期望的逻辑有什么想法吗？我用的是Chisel 2.10。args, }生成Verilog
浏览 4提问于2014-09-24得票数 3
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我有一个verilog文件，我想在其中包含的是一个执行一些数学运算的任务，然后我在另一个文件中include "maths.v"，并通过在另一个文件中的initial begin - end块中写入mathsfunction;来调用该任务，该文件应该在该点运行该任务。:31] z; x = $urandom; z = x + y
浏览 10提问于2017-10-21得票数 0
我正在使用Quartus运行模拟和分析Verilog代码。我已经搜索过互联网和堆栈溢出，但似乎还没有为我的问题找到答案。我想用我在Quartus中打开的Verilog代码运行RTL，但是当我打开Verilog代码本身时，编译和其他选项都是无效的。不过，我注意到，当我打开一个QPF文件时，它似乎是有效的。如果是这样的话，我如何使用现有的Ve
浏览 1提问于2017-11-08得票数 0
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在运行带有-c标志的modelsim时，如何关闭控制台打印的过度缓冲？示例：VSIM> source run.do
run.do只是一个编译设计并运行10毫秒的modelsim脚本。当它点击脚本中的vsim命令时出现问题，所有的输出都被缓冲，直到我按下Ctrl-C或者我等待几分钟以完成模拟，而不显示在模拟过程中发生的$dis
浏览 1提问于2017-11-07得票数 0
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所以我正在为DES.But写一段代码，现在我遇到了一个我无法通过的障碍。for(i=31,c=0;i>=24;i=i-1,c=c+1) endmodule我在初始语句后插入了一个延迟，它运行得很好，initalPermutation和finalPermutation看起来完全一样，但是没有delay...where就不能运行，
浏览 5提问于2017-09-28得票数 0
利用常规的预综合(行为)仿真验证Verilog设计，并使用后综合仿真，是一种很好的设计实践。在调试仿真和硬件之间的不匹配时，这实际上是强制性的。如何使用开源的IceStorm流来实现iCE40 FPGA？
浏览 14提问于2017-07-18得票数 3
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在verilog中是否有特殊的开始和结束关键字，以允许模拟继续运行，直到满足结束关键字？我知道这不是可综合的；但是，我只希望将其用于测试目的。此外，verilog中的$finish关键字也会退出modelsim。
浏览 0提问于2012-05-14得票数 3
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在我跑完之后我得到了Hello.v，Hel-Heless.v，vpi_user.cc文件
如何测试Hello.v文件？vpi_user.cc的用法是什么？
浏览 2提问于2015-07-16得票数 0
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我是Python > Django的新手。我在我的测试网站上运行hello world页面时遇到了问题。我正在使用pythonanywhere.com创建一个测试站点。don't works anyway
return HttpResponse("hello world")
当我访问mysite.com/music/时，
浏览 2提问于2017-09-22得票数 0
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