我有一个这样的代码：generate dut dut_inst ( )endgenerate
A和B都是名为dut的模块的输入。我想确保在i==0时输入A未连接。如何在代码中移植映射此场景？
浏览 29提问于2018-09-09得票数 0
我正在从Chisel 3源代码生成Verilog，并使用UCF文件将Verilog的顶级模块端口映射到FPGA引脚。我的设计中有一组inout引脚(SDRAM数据引脚)，它们在凿线侧必须表示为单独的输入和输出端口。问题是，我不能(AFAIK)然后将Verilog输入端口和输出端口映射到同一个FPGA引脚(如果我直接编写V
浏览 3提问于2016-12-05得票数 4
我使用vhdl中的整数输入和输出构造了我的代码。现在，我想在verilog中构造相同的代码。但是我知道verilog中的输入端口不能是整数类型的。我们能做些什么。我更喜欢一个可合成的答案。
浏览 3提问于2016-04-16得票数 2
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这可能是一个非常基本的问题，但对于我的生活，我找不到答案。delay = 2 io.out := ShiftRegister(dand, delay)我需要将它包含在这个Class中，而不是一个常规的“和” val io = IO(new Bundle{
val a = Input(UInt
浏览 0提问于2021-05-13得票数 3
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我实现了一个(工作的)纹波进位加法器，使用生成来创建16个不同的full_adder实例( full_adder按预期工作)：
module ripple_adder16 (a, b, cin, sum“错误是分配给输入信号的。这几乎肯定是一个错误，尽管技术上是合法的”)。在assign adders[0].cin = cin;和assign adders[i+1].cin = adders[i].cout;的线路上。这个错误对我来说
浏览 5提问于2021-12-03得票数 0
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我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：begin W1_reg <= W1;end 代码的测试平台如下：
注意:输入是从两个具有32-b值的外部文本文件<e
浏览 53提问于2022-04-20得票数 -1
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clock;assign result= a[0]+a[1]+a[2]+a[3];我试图在Verilog中执行数组声明，但它显示了一个错误：
带有未打包数组的函数参数需要systemverilog扩展。我的阵列怎么了？
浏览 0提问于2016-05-16得票数 2
我有这样的输入进入一个模块： input wire [31:0] row1_Q, input wire [31:0] row31_Q assign col31 = {row31[31], row30[31], ... row1[31], row0[31]}
浏览 3提问于2015-08-26得票数 1
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我认为这个问题很好地总结了我想要的东西:将变量的值传递给SystemVerilog中的宏。abc_0_def = 4'b0000;abc_2_def = 4'b0000;现在，我编写的代码有一个问题``_def = 4'b0000
for (int
浏览 0提问于2013-08-02得票数 4
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我正在尝试用Java (使用Netbeans)创建一个解析器，它可以接受任何Verilog文件作为输入，并生成一个包含gates的网表作为输出。网表不需要优化。我有一个ANTLR语法文件 111: out = 1; endcaseendmodule
我想确定输入和输出端口
浏览 1提问于2013-12-11得票数 1
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我试图让yosys将我的设计合成为结构化verilog，因为这个工具不理解语法{A, B}，可以指定值A和B之间的连接。因此，例如，当yosys生成如下语句时assign {D,E} = F;assign {A, B} = {C, D}
我终于能够让这些任务通过额外的op
浏览 2提问于2015-11-26得票数 3
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我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
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我正在尝试生成一个python脚本，它应该逐行读取verilog代码，当它遇到'input some_name‘时；它应该匹配行和返回名，以便我可以计算我在verilog代码中定义的所有输入端口(verilog所以verilog代码是这样的`ifdef USE_GOOD_PIN
, vb, vc, vd, vg ..... some mo
浏览 9提问于2018-11-26得票数 0
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我很难把VHDL翻译成Verilog。这是我VHDL源代码的一部分。我对I/O有一定的理解，但在翻译这个字符串时有一些问题。
浏览 1提问于2014-12-16得票数 0
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我对verilog中的Reg数据类型有很大的困惑。我知道当我们需要在这个变量中存储一个值时，我们使用reg变量。例如，假设我们有4x1 MUX，我看到一些代码将输入创建为input b input doutput reg z我还可以使用</em
浏览 0提问于2020-05-01得票数 0
我有一个简单的代码： input a, );
assign b=0;
正如您所看到的，输入了一个，它被赋值了，这是错误的。但是没有显示警告；我的compile.do脚本：vlib -type directory $work
vlog -work $work +acc ..如果我做了assign a=b; (也应该是错误，因为b是输出的<
浏览 0提问于2019-04-20得票数 0
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