在Verilog中使用生成循环的浮动输入端口
在Verilog中，生成循环是一种用于创建多个相似模块实例的技术。浮动输入端口是指在模块实例化时，可以根据需要选择性地连接或不连接某些输入端口。
生成循环可以通过使用generate关键字和for循环结构来实现。它允许在编译时生成多个模块实例，而不需要手动复制和粘贴代码。生成循环的语法如下：
genvar i;
generate
for (i = 0; i < N; i = i + 1) begin
// 生成循环体内的代码
// 可以根据需要使用浮动输入端口
end
endgenerate在生成循环体内，可以根据需要使用浮动输入端口。浮动输入端口可以通过使用条件语句（如if语句）来实现。例如，假设有一个模块my_module，它有一个浮动输入端口input_floating，可以根据需要连接或不连接：
genvar i;
generate
for (i = 0; i < N; i = i + 1) begin
my_module #(i) instance_name (
.input1(input1),
.input2(input2),
.input_floating(i < M ? input_floating : 1'b0)
);
end
endgenerate在上面的例子中，根据条件i < M，浮动输入端口input_floating将被连接到input_floating信号或者被连接到逻辑0。
生成循环和浮动输入端口的组合可以在设计中提供灵活性和可重用性。它们常用于设计中需要多个相似模块实例的情况，例如处理器阵列、存储器阵列等。
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我正在尝试使用Yosys来实现连接的后期综合操作。也就是说，在综合过程完成后，我想手动操作verilog模块之间的连接。
我试着研究了一下代码，发现我需要创建一个"Pass“结构的子类来实现我所需要的特性。
我需要找出如何操纵连接本身。因此，我需要知道" design“结构是否是包含Verilog设计的表示形式的结构，而Verilog设计被用作工具的输入。如果这是真的，我到底可以在哪里找到连接(使用哪些变量来表示连接)？
此外，如果我需要自动操作连接，我需要知道该工具如何为每个连接分配特定名称，以便我能够实现自动化算法，该算法可以根据现有连接的名称自动选择要删除的特定连接或添加
浏览 0提问于2017-09-17得票数 0
3回答
寻找一种使用perl和verilog autos自动生成重复性verilog代码的方法，而无需使用generate语句。
具体地说，我想这样做：
当我在emacs中调用verilog AUTOs时，应该会生成AUTOMATE_THIS注释部分中的所有内容。当然，我可以编写一个perl脚本并在我的emacs会话之外运行它，重新加载缓冲区，然后执行verilog AUTO扩展，但我想这样做。
module foo (/*AUTOARG*/);
parameter NUM=7; // Number of ops
input clk;
/*AUTOMATE_THIS
浏览 6提问于2015-12-03得票数 0
我想在一个项目中使用FIFO，在这个项目中，状态机将尽可能多的数据缓冲到FIFO，然后由DSP块处理。为了最大限度地提高数据吞吐量，我希望使用多个QSPI或flash模块作为一个具有宽数据总线的ROM。DSP块每个周期可以执行1次操作，这意味着数据输入宽度必须大于输出宽度(因为传输数据需要8个时钟周期)。例如，我想要一个32位输入和8位输出的FIFO，但据我所知，这在vivado中是不支持的。我尝试了各种FIFO块生成器，甚至尝试使用宏，但我没有多少运气。
请让我知道我如何能够产生一个双时钟FIFO的输入宽度大于输出宽度。
浏览 13提问于2022-04-30得票数 0
回答已采纳
我想编写一个输入数可变的模块，即根据某些参数，结果是：
module my_module #(LENGTH)(
input clk,
input rst_n,
input [LENGTH-1:0] data_1
);
//...
endmodule
或
module my_module #(LENGTH)(
input clk,
input rst_n,
input [LENGTH-1:0] data_1,
input [LENGTH-1:0] data_2,
input [LENGTH-1:0] data_3
);
//...
浏览 4提问于2016-02-02得票数 4
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我是个新手。我使用vhdl中的整数输入和输出构造了我的代码。现在，我想在verilog中构造相同的代码。但是我知道verilog中的输入端口不能是整数类型的。我们能做些什么。我更喜欢一个可合成的答案。
vhdl代码：
LIBRARY ieee;
USE ieee.All;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
ENTITY adder_5 IS
PORT (
a : IN integer ;
b : IN integer;
c : OUT integer
);
END adder_5;
ARCH
浏览 3提问于2016-04-16得票数 2
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1回答
均匀分布的随机实数
、、、
在verilog中分布均匀的0,1范围内是否有生成随机实数的函数？我尝试了$random%2，但它只生成整数值{-1，0-1}。在VHDL中有一个函数uniform()，verilog中有类似的函数吗？
浏览 0提问于2018-07-01得票数 0
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你好，我是Verilog的新手，我对此感到困惑。在一些例子中，输入和输出被声明为连线或规则，而在另一些例子中，它们只是被列出如下:模块(输入a、b、输出c)。
给这些值的默认数据类型是什么？
浏览 10提问于2022-03-26得票数 0
1回答
这似乎不是一件容易的事情，甚至是不可能的事情，但我们使用了一种命名约定，在verilog中的输入/输出中使用"i_“或"o_”作为前缀或后缀。 有没有什么方法可以在chisel库中处理或者重写来达到这个目的呢？ 我看到除了时钟和复位，所有的信号都有"io“前缀。是否可以只使用"i“表示输入，使用"o”表示输出？
浏览 20提问于2019-12-19得票数 3
我对verilog中的Reg数据类型有很大的困惑。我知道当我们需要在这个变量中存储一个值时，我们使用reg变量。例如，假设我们有4x1 MUX，我看到一些代码将输入创建为
input a
input b
input c
input d
对于输出，则为
output reg z
所以我的问题是，为什么我们只对输出使用reg数据类型？为什么我们没有在输入变量中使用它？
我还可以使用速记符号来声明这些输入，如下所示
input a[4]
是这样的吗？
浏览 0提问于2020-05-01得票数 0
我正在从Chisel 3源代码生成Verilog，并使用UCF文件将Verilog的顶级模块端口映射到FPGA引脚。
我的设计中有一组inout引脚(SDRAM数据引脚)，它们在凿线侧必须表示为单独的输入和输出端口。问题是，我不能(AFAIK)然后将Verilog输入端口和输出端口映射到同一个FPGA引脚(如果我直接编写Verilog，这将是一个单一的inout信号，所以这不是一个问题)，我不知道如何强制Chisel 3从两个输入/输出Chisel端口产生一个单一的Verilog inout端口。
在Chisel (3)中这通常是如何解决的？
浏览 3提问于2016-12-05得票数 4
我是相对较新的FPGA，我正在寻找一些关于Verilog模块声明的现代最佳实践的指导。
我看到了在verilog中声明模块的两种方法。第一个让我想起了，比如
module toplevel(clock,reset);
input clock;
input reset;
/* snip */
endmodule
而另一种语法将输入/输出说明符作为参数列表的一部分，与VHDL没有太大的不同，如在中。
module fadder(
input a, //data in a
input b, //data in b
in
浏览 4提问于2016-08-24得票数 9
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我刚刚遇到了一个情况，Verilog模块输入是从模块本身分配给的！我认为这肯定会错误的任何Verilog模拟器，但没有，一个(至少)让这个通过！这怎么可能？！这难道不只是一个"X“悲剧，一旦模块外部的东西给输入分配了一个不同的值？我真的漏掉了什么吗？
如果有问题的话，这个模块是我们铸造厂提供给我们的行为模拟库的一部分。
浏览 0提问于2019-01-03得票数 0
3回答
我有一个verilog模块，它有一个非常长的输入和输出列表。
module mymodule(clock,m1,m2,m3,m4,m5,m6,m7,m8,m9,m10,m11,m12,m13,m18,m15,m16,S26,S25,S22,S27,S14,S11,S17,S10,S13,S16,S6,S12,S19,S18,S15,S7,S9,S20,S28,S23,S8,S21,S24);
我正试图为这个模块编写一个测试平台。是否有一种明智的方法将参数作为数组提供。大约一半的参数是输入，而另一半是输出。根据我有限的经验，我试着做这样的事情。
reg clk = 0;
reg inputs[1
浏览 3提问于2020-02-10得票数 0
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嗨，我是Verilog的新手，我对模块的设计有一些疑问。
是否可以使用顶层模块的输出作为子模块的输入(将两个模块作为顺序逻辑)？
在我对触发器的直觉看来，这似乎是可以的，但我不确定这种方法在verilog编码中是否可以接受(无论如何在逻辑上还是传统上)。应该避免这种编码吗？
module sample_top(
input a,
input b,
input c,
output d,
output e
);
//sequential
sample_submodule_1 SAMPLE_SUBMODULE_1(
浏览 2提问于2021-11-30得票数 0
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在用于Cyclone 3的verilog中，我想声明一个端口，其中一些引脚是输入，一些是输出，在web中的许多示例中，我看到端口的定义如下
input wire [0:10]p;
但是如果我需要bit0作为IC的输入，而其他的则是输出，该怎么办呢？我尝试过像这样和其他一些不同的变体，但每次我都会从编译器中得到错误。请注意，IO1未在代码中使用，但出现在“赋值编辑器”中。
module main(
tx,
rx,
IO[0],
IO[2]
);
output wire tx;
input wire rx;
input wire IO[0]
浏览 1提问于2019-08-02得票数 1
我在做什么
我开始玩，用verilog编写简单的算术逻辑单元。使用测试下的verilog为ISim创建输入和输出信号，我验证了代码的工作方式与我想要的一样。
我想从verilog源文件中生成原理图文件。
在“工具”菜单下，有一个示意图查看器。
但我不知道为什么：
它只列出了第一个源文件以及如何在项目中保存生成的文件
问题：
如何从Xilinx中的verilog源文件生成原理图文件？
浏览 0提问于2011-04-20得票数 9
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例如，我有下面这段代码。我们可以在可合成的verilog中的generate块中分配wire吗？我们可以在可合成的verilog中的generate块中使用assign语句吗？
genvar i;
generate
for (i = 0; i < W; i=i+1) begin:m
wire [2:0] L;
assign L[1:0] = { a[i], b[i] };
end
endgenerate
浏览 1提问于2014-01-13得票数 1
假设我有一个带有位向量端口的Verilog模块。如何在没有连接的情况下实例化它？
我试过这样的方法，但不起作用：
module sub (in,out)
input [3:0] in;
output [3:0] out;
endmodule
module top;
wire [1:0] a1;
wire [1:0] c1;
sub Sub1(
.in[2:1](a1[1:0]),
.out[2:1](c1[1:0])
);
endomdule
浏览 0提问于2018-09-13得票数 1
我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？
这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
到目前为止，我的情况如下：
这是我的4x1 MUX代码：
浏览 2提问于2018-04-11得票数 0
1回答
我想知道是否有任何方法可以将二维数组中的单行作为输入传递到Verilog中的模块。
假设我的数组定义如下：
reg[15:0] arr[0:9][0:63];
...
...
mod1 m(..., arr[5], ....);
mod1的定义为：
module mod1 (..., input[15:0] arr[0:63],...);
...
...
endmodule
我使用icarus verilog作为我的编译器。当我使用-g2012标志进行编译时，它抛出以下错误：
assert: elaborate.cc:1456: failed assertion rva
浏览 73提问于2020-06-01得票数 0
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作为Verilog的新手，我注意到许多代码首先在模块声明中对端口进行排序，首先是输入：
module do_something(
input wire clk_in,
input wire a_in,
input wire b_in,
output reg val_out);
....
endmodule
(就像我在用C/C++进行编程时所习惯的那样:首先是输入，然后是输出)。
然而，我也看到了参数顺序相反的例子(输出第一，输入最后)。
我希望这不是一个太愚蠢的问题：
是否有任何建议/最佳做法优先于另一种做法？到目前为止，我只想坚持“先输入”，但在养成坏习惯之前
浏览 5提问于2017-09-12得票数 1
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我在Verilog中设计了一个模块(A)，我需要在顶级模块中实例化它四次。这两个模块相互通信，还有一些其他模块。‘’发出一些信号，其他实例化的'A‘应该接受。信号通过接口或总线发送。我不想通过加入任何标准的总线协议来使设计复杂化。我创建了一个inout端口，以避免输入和输出具有相同类型的端口。
是否有任何方法为每个实例化分配id或代码，以便每个实例化检查该id并接受来自与其本身不同的ID的信号。现在没有id或标准总线协议，模块也接受自己的信号，这是不应该发生的。
浏览 10提问于2014-04-21得票数 1
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2回答
我想为一个大学项目创建一个用Ruby编写的Verilog解析器
我知道有像Bison和Yacc这样的解析器生成器。
有人能给我一些关于如何开始的建议吗？
浏览 0提问于2013-05-13得票数 1
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1回答
我试图在verilog中创建一个内存移位操作，并想知道最好的方法。一个示例代码是：
reg [MSB:0] a [0:NO_OF_LOCATIONS];
// after some processing
for(i =0; i <= NO_OF_LOCATIONS; i= i+1)
a[i] = a[i+1]
如果我在Xilinx中使用ROM，它只能进行同步写入，并且我需要在一个时钟周期内完成所有的移位。如果我确实像上面那样使用了一个内存，我不确定在星上实现是否会导致亚稳态或不关心传播。
另外，什么是最好的方法来做它，而不是一个for循环？
浏览 2提问于2015-02-27得票数 0
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2回答
我对FPGA和Verilog真的很陌生。我一直在工作的Tri-SPI PHY控制Noritake Itron VFD显示器。我想要实现的功能之一是FPGA本身的帧缓冲内存。我用的是64kbit的iCE40LP1K内存(8Kbytes)。但是Verilog BRAM原语是4kbit的，我需要3003字节的缓冲区。 问题是我如何级联BRAM？在数据表(请参阅iCE40 LP/HX系列数据表，第2-6页)中提到了使用多个BRAM。有没有办法可以使用多个SB_RAM40_4K实例？后者被视为一个大的内存数组。
浏览 42提问于2021-11-16得票数 0
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由于Verilog不允许将数组作为输入传递给模块，所以我们如何将Verilog中的任何数组扁平化。假设我有一个数组：
parameter [31:0] A [0:31];
wire [31:0] B
我想把它传递到任何模块中，比如：
module1 M1 (.input(A), .output (B));
我怎样才能做到这一点？
浏览 2提问于2015-02-20得票数 1
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1回答
我可以用谷歌找到几个完整的v2k语法--但是要么我疯了，要么它们在端口声明方面都以同样的方式崩溃了。示例输入：
module foo (
input x,
output [2:0] y);
endmodule;
我找不到可以解析这种语法的语法，但他们会接受像这样的东西作为list_of_port中的“端口”：
{ name[3:0], name2[2:0]}
.. or .. .name( othername )
也就是说，我希望在模块实例化端口绑定的语法中看到的东西是为模块端口声明提供的。
示例
我想我可以查看icarus源代码，或者Perl
浏览 0提问于2011-02-07得票数 2
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我想使用SysWip AXI4Lite从验证IP (在SystemVerilog中)在我的顶级测试平台与我的传统Verilog AXI4Lite主机。
由于对SystemVerilog完全陌生，我在toplevel测试平台中的端口映射有问题。
我所拥有的:我从SysWip下载了axi4lite_s_if.sv (接口)和axi4lite_s.sv (包) ()。从我的遗留代码中，我有一个dut_top.v和dut_top_tb.sv (为了支持一些SV结构-导入、创建从类对象等等)，我将它重命名为.sv。Verilog AXI4Lite主模块是在dut_top.v中引入的。
目标:我想将遗留的
浏览 3提问于2015-03-05得票数 0
我刚从micron下载了一个DDR4界面的行为模型。令我惊讶的是，他们将端口完全转换为系统接口，这在将此模型连接到Verilog或VHDL的混合语言模拟时会产生问题。
我的问题是。如何在包含inout端口的DDR4 SystemVerilog接口周围创建verilog或VHDL包装器？下面是我想要做的一个例子：
//SystemVerilog Interface
interface micron_ddr4_if();
wire [7:0] DQ;
wire DQS_t;
wire DQS_c;
modport system (inout
浏览 50提问于2020-05-15得票数 0
1回答
它本身的问题很简单。是否有可能在Verilog中合成异步计数器？
更多解释：
例如，如果我有类似以下代码的代码，是否可以合成它？
always @(posedge clk) begin
//rst
if(!rst)begin
enable <=0;
end else begin
enable <= 1;
end
end
//action loop
always @(state) begin
case (state)
0:begin
cnt <= cnt
end
1: begin
浏览 11提问于2021-03-10得票数 0
2回答
我希望与verilog simulation实时交流，就像我在某个地方输入一个数字，verilog simulation可以读取并显示它。所以我找到了一种使用读/写文件进行通信的方法。首先，我编写了一个c程序来扫描我在终端中输入的内容，并实时更改特定文件中的数字。然后我想，如果verilog保留fscanf文件，它就可以通信。我写了下面的verilog代码，它可以工作，但不是很好。如果我每次输入1~9一秒钟，它将丢失大约六个数字。我希望我输入的所有数字都能被verilog读取。我使用ncverilog进行编译。谁能告诉我如何修复我的verilog，或者有其他方式与verilog通信。非常感谢。
浏览 5提问于2013-11-14得票数 3
我刚接触Verilog编程，正在尝试设计一个16x16的寄存器文件。
到目前为止，我已经设计了一个16位寄存器，它由16个带使能的D触发器组成。我现在正在尝试设计寄存器堆主体，它将由16个16位寄存器组成。输入为d15:0、e15:0、时钟和复位。输出将是q15:0。如何在Verilog中指定此输出？
浏览 2提问于2017-12-14得票数 0
1回答
我正在尝试学习MyHDL，为此，我试图创建一个非常简单的人工神经元，稍后可以在简单的人工神经网络中使用。首先，我设计了一个人工神经元，它只能处理一个输入和重量信号，并返回一个输出信号。
@block
def input_perceptron(clk, max_res, in_signal, w_signal, out_signal):
'''a hidden layer neuron
out_signal is the result of: transfer_function( input_i x weight_i )
''
浏览 6提问于2018-11-30得票数 2
1回答
我试着熟悉RISC-V ISA和火箭芯片。我已经设置了CONFIG=DefaultSmallConfig并使用make verilog命令在vsim目录中生成了Verilog代码。在设计编译器( Design，DC)的输出和系统综合方面，我有几个问题。
如何删除与调试相关的端口和连接？我只需要综合核心及其外围设备，而不需要调试相关模块/线。
顶层模块是ExampleRocketSystem吗？我必须在DC中设置current_design，并且需要知道顶级模块是什么。
除了freechips.rocketchip.system.DefaultSmallConfig.v输出文件之外，
浏览 2提问于2017-08-28得票数 2
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1回答
我正在尝试为FPGA编程编写verilog代码，在这里我将实现一个VGA应用程序。我使用Quartus II和Altera DE2。
目前，我的目标是在编译过程中获得一个640x480 rgb映像(方法并不重要，只要它工作并且是有效的)。我想出的最佳解决方案是使用matlab将图片转换为rgb十六进制文件，并使用$readmemh将它们输入寄存器。
但是，正如这里所讨论的：
它花费了太多的时间，显然没有办法避免这种方法。如果这只是时间，但也有尺寸问题，640x480几乎花费了大部分的免费空间。
我希望的是一些系统功能或可变类型的verilog，它将以不同的方式获取和存储图片，这样大小就不再是问
浏览 14提问于2015-05-24得票数 2
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我正在研究Verilog中的一个项目，该项目将加密20位数字并使用XOR、NOT和NAND门将其解密。
为了加密，
输入XOR xorEncDec (异或的预定义操作数)
NOT输入(也是1的comp)
输入NAND nandEncDec (NAND的预定义操作数)
我的解密器有问题。数字是十六进制的。下面是我的程序的一个示例输出：
我现在的解密逻辑(这是错误的)是
输入NAND 2的nandEncDec的comp
NOT 2输入法
输入XOR 2的xorEncDec的comp
我觉得我已经接近答案了，因为每个解密阶段的输出似乎都是负值。你能帮我修
浏览 6提问于2014-12-11得票数 0
回答已采纳
4回答
我正在尝试从命令行使用Linux (Kubuntu 12.04 LTS)上的Quartus II 13.0 (免费Web包)，以便从Verilog RTL生成Verilog技术网表。我需要在一个项目中比较不同工具为数千个生成的Verilog文件生成的合成结果。因此，使用GUI并不是一个真正的选择。
例如，在Xilinx Vivado中，我可以使用以下TCL命令来完成此操作：
read_verilog input.v
synth_design -part xc7k70t -top top_module
write_verilog output.v
我使用过的大多数ASIC工具都提供了类似的接口。
浏览 6提问于2013-07-03得票数 5
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这两行代码在verilog中是否相同？
输出1:0；
reg1 1:0 r，输出1:0 r；
reg r;
比特数必须声明两次吗？
浏览 1提问于2019-09-29得票数 0
回答已采纳
我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
错误:在跨语言边界的组件实例化中不支持VHDL整数数据类型。端口"fifo4_frame_number“是连接到Verilog端口的整数VHDL信号。
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
回答已采纳
1回答
在使用Xilinx 8位处理器verilog代码进行映射的过程中，我经常遇到这样的错误：“设计太大了，不适合这个设备。”和"ERROR:Pack:2309 -找到太多适合此设备的"IOB“类型的绑定复合。”我的系统上安装了Xilinx 14.7，如何消除这个错误？
浏览 7提问于2018-08-05得票数 0
我曾经在一个示例中遇到过这样的情况，即在没有说明输入和输出类型的情况下，对module的输入和输出进行系统verilog代码解密，例如logic、wire……
module mat_to_stream (
input [2:0] [2:0] [2:0] a,b,
input newdata,
input rst, clk,
output [2:0] [7:0] A_out, B_out);
...rest of code...
声明logic和不声明任何类型的区别是什么？
浏览 0提问于2011-04-01得票数 2
回答已采纳
我复习了几次Verilog教程，并复习了几次这些主题，自从这些概念第一次被引入以来，有几个问题一直萦绕在我的脑海中，如果有人能把它们弄清楚，那将是非常有帮助的。
网上力量的目的是什么？
在示例中，经常使用参数的确切名称来描述寄存器。例如：
模x (…)、in1、…)；…输入in1；reg 7:0 in1；…端模
这是将输入端口声明为一种数据类型，还是它们是分开的？如果前者是正确的，那么我还能用其他类型的量(整数、标量等)来完成这个任务吗？如果后者是正确的，那么当我在模块中说“in1”时，我指的是哪一项？
模拟开始时的初始块都是以“并行”方式执行的，但是当您在块内时，指令将被串行执行
浏览 4提问于2013-06-05得票数 0
2回答
所以这个学期我自己学习了所有关于FPGA的知识。为了测试我的技能，我选择了一个项目，使用古老的AES的FPGA实现对文件进行加密和解密。现在，使用Verilog实现AES已经被做了无数次，我在上使用了代码作为参考。我希望做的是使用Verilog文件处理函数读取一个小文件，将其作为输入到FPGA上的加密块，并将加密文件保存回计算机。我知道这可以在测试平台上完成(虽然我没有尝试过，但我相信它可以完成)。但是，当我在FPGA板上实现代码时，如何做同样的事情呢？有没有办法选择要加密/解密的文件，并将其传递到板子上？这有可能吗？如果我是新手，很抱歉，这是我第一次进入FPGA的世界。提前感谢大家！
浏览 0提问于2013-03-08得票数 2
如果我在VHDL或Verilog中为for循环变量的初始值赋值，那么在仿真或综合中会出现什么问题？例如，如果我编写的测试用例如下：
module dut(input clk, d, output reg [5:0] q);
integer i, j, k, l;
always @(posedge clk)
begin
for(i =k;j < 4;k++, l++) begin
q[i] <= d;
end
end
endmodule
会有什么问题？
浏览 0提问于2018-08-06得票数 0
回答已采纳
我想定义一些浮点类型的输入和输出端口，所以我选择了real数据类型，但是根据我的搜索，我们不能将实数值作为输入端口传递，并且可用的转换是不可综合的。
input real [0:10] delta;
parameter ndelta= 100;
input real [0:10] ly;
input real [0:10] nly;
output real [0:20] w[0:20];
output real [0:20] oldw[0:20];
*所有实值在C代码中都是原始的“浮点型”值。
此外，我决定在ISE中使用CoreGenerator中的浮点IP，但它只对两个32位矢量进行运算，
浏览 1提问于2013-07-31得票数 2
HDL语言允许端口是双向的(例如:verilog中的inout )。从后硅观点来看，具有双向端口的缺点是什么。为什么我们不能把所有的端口都写成双向的？
浏览 1提问于2018-10-10得票数 1
我刚刚开始学习verilog，所以这可能是一个非常基本的问题，但我无法真正理解或找到用verilog表达我的意图的替代方案。
我将举一个较小的例子。我基本上是尝试将我的一个模块的输出连接到另一个模块的输入。请帮我处理一下49行，并给我一个替代方案。
25 module ands (
26 input1,
27 input2,
28 outputs
29 );
30 input [2:0] input1;
31 input input2;
32 output [2:0] outputs;
33
浏览 1提问于2013-11-25得票数 3
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我正在尝试用Verilog代码做一个4位加减器，但是我的代码中有一些我不能解决的问题。我不确定是testbench还是Verilog错了。有没有人能帮我一下？此外，当我试图模拟它时，它给出了加载错误。 我的Verilog代码： module addsubparameter (A, B, OP, C_out, Sum);
input A,B;
input OP;
output C_out;
output Sum;
wire C_out, Sum;
reg assigning;
always@(OP)
begin
if (OP == 0)
assigning = A + B + O
浏览 30提问于2021-05-01得票数 1
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