在Verilog System verilog中，模块中端口/数组端口的大小和数量与参数相关
在Verilog和SystemVerilog中，模块中端口/数组端口的大小和数量可以与参数相关。参数是一种在模块中定义的可配置的值，可以在实例化模块时进行设置。通过使用参数，可以动态地调整模块中端口/数组端口的大小和数量。
在Verilog中，可以使用parameter关键字定义参数。参数可以是任何整数或布尔值，并且可以在模块的端口声明中使用。例如，假设我们有一个参数DATA_WIDTH表示数据宽度，我们可以在模块中定义一个输入端口和一个输出端口，其大小与参数相关：
module MyModule #(parameter DATA_WIDTH = 8) (
input [DATA_WIDTH-1:0] in_data,
output [DATA_WIDTH-1:0] out_data
);
// 模块的功能代码
endmodule在实例化模块时，可以通过传递参数值来设置端口的大小。例如，如果我们想要一个数据宽度为16的模块实例，可以这样实例化：
MyModule #(16) my_instance (
.in_data(in_data),
.out_data(out_data)
);在SystemVerilog中，除了使用parameter关键字外，还可以使用localparam关键字定义参数。localparam关键字可以在模块内部使用，并且可以在端口声明中使用。使用方法与Verilog中的parameter类似。
总结起来，通过使用参数，可以在Verilog和SystemVerilog中动态地调整模块中端口/数组端口的大小和数量，使模块更加灵活和可配置。
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1回答
我需要帮助做一个Verilog的设计。
其思想是，每次M位设置为1/true时，通过重复加法进行乘法。然后我需要输出这个值。赋值语句F=P;正在抛出错误。
这就是我要犯的错误
Error (10044): Verilog HDL error at Design2.v(13): expression cannot reference entire array "P"
我的理解是，如果输出大小相同，则可以将寄存器分配给输出。如果我错了，我如何实现这一点？
module Design2(A, N, M, F);
input A[7:0];
input N[3:0];
input M
浏览 2提问于2016-02-28得票数 1
看看我在System中维护的一些代码，我看到了一些定义如下的信号：
node [range_hi:range_lo]x;
其他的定义如下：
node y[range_hi:range_lo];
我理解x被定义为打包，而y被定义为未打包。不过，我不知道那是甚麽意思。
在Verilog系统中，填充向量和未填充向量之间有什么区别？
编辑：响应@Empi的回答，为什么用SV编写硬件设计人员应该关心数组的内部表示？是否有任何时候我不应该或不能使用打包信号？
浏览 7提问于2009-01-25得票数 31
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我希望将一组参数值从外部文件导入到我的Verilog源文件中(而不是System )。我正在尝试这样做：
主要模块：
module temp (
`include "file.vh"
input [WIDTH:0] data_in,
output reg [WIDTH:0] data_out,
input clk
);
always @(posedge clk) begin
data_out <= data_in;
end
浏览 3提问于2020-08-01得票数 0
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我刚从micron下载了一个DDR4界面的行为模型。令我惊讶的是，他们将端口完全转换为系统接口，这在将此模型连接到Verilog或VHDL的混合语言模拟时会产生问题。
我的问题是。如何在包含inout端口的DDR4 SystemVerilog接口周围创建verilog或VHDL包装器？下面是我想要做的一个例子：
//SystemVerilog Interface
interface micron_ddr4_if();
wire [7:0] DQ;
wire DQS_t;
wire DQS_c;
modport system (inout
浏览 50提问于2020-05-15得票数 0
1回答
yosys是否保留模块/单元的输入/输出端口的顺序？RTL中的排序是否保证在读取/写入时与verilog的顺序匹配？你会“出乎意料地”改变订单吗？
浏览 3提问于2015-08-19得票数 2
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在VHDL中有没有下面语句的Verilog等价物？我有一些需要时间值的通用端口
constant TIME_C : time := 10 ms;
我试着猜测一下，但是语法失败了。
localparam TIME_C = 10 ms;
“is”似乎不是Verilog中的保留关键字，但我的IDE编辑器将其高亮显示为蓝色，所以我在想也许有一种方法……
浏览 2提问于2013-01-02得票数 0
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我在Verilog中设计了一个模块(A)，我需要在顶级模块中实例化它四次。这两个模块相互通信，还有一些其他模块。‘’发出一些信号，其他实例化的'A‘应该接受。信号通过接口或总线发送。我不想通过加入任何标准的总线协议来使设计复杂化。我创建了一个inout端口，以避免输入和输出具有相同类型的端口。
是否有任何方法为每个实例化分配id或代码，以便每个实例化检查该id并接受来自与其本身不同的ID的信号。现在没有id或标准总线协议，模块也接受自己的信号，这是不应该发生的。
浏览 10提问于2014-04-21得票数 1
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嗨，我是Verilog的新手，我对模块的设计有一些疑问。
是否可以使用顶层模块的输出作为子模块的输入(将两个模块作为顺序逻辑)？
在我对触发器的直觉看来，这似乎是可以的，但我不确定这种方法在verilog编码中是否可以接受(无论如何在逻辑上还是传统上)。应该避免这种编码吗？
module sample_top(
input a,
input b,
input c,
output d,
output e
);
//sequential
sample_submodule_1 SAMPLE_SUBMODULE_1(
浏览 2提问于2021-11-30得票数 0
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我对verilog中的Reg数据类型有很大的困惑。我知道当我们需要在这个变量中存储一个值时，我们使用reg变量。例如，假设我们有4x1 MUX，我看到一些代码将输入创建为
input a
input b
input c
input d
对于输出，则为
output reg z
所以我的问题是，为什么我们只对输出使用reg数据类型？为什么我们没有在输入变量中使用它？
我还可以使用速记符号来声明这些输入，如下所示
input a[4]
是这样的吗？
浏览 0提问于2020-05-01得票数 0
我想编写一个输入数可变的模块，即根据某些参数，结果是：
module my_module #(LENGTH)(
input clk,
input rst_n,
input [LENGTH-1:0] data_1
);
//...
endmodule
或
module my_module #(LENGTH)(
input clk,
input rst_n,
input [LENGTH-1:0] data_1,
input [LENGTH-1:0] data_2,
input [LENGTH-1:0] data_3
);
//...
浏览 4提问于2016-02-02得票数 4
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我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？
这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
到目前为止，我的情况如下：
这是我的4x1 MUX代码：
浏览 2提问于2018-04-11得票数 0
我刚接触Verilog编程，正在尝试设计一个16x16的寄存器文件。
到目前为止，我已经设计了一个16位寄存器，它由16个带使能的D触发器组成。我现在正在尝试设计寄存器堆主体，它将由16个16位寄存器组成。输入为d15:0、e15:0、时钟和复位。输出将是q15:0。如何在Verilog中指定此输出？
浏览 2提问于2017-12-14得票数 0
2回答
可以在Verilog中创建一个parameter数组吗？例如，如下所示：
parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}
如果这是不可能的，什么是替代的解决方案？
浏览 7提问于2014-05-07得票数 4
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1回答
我试着熟悉RISC-V ISA和火箭芯片。我已经设置了CONFIG=DefaultSmallConfig并使用make verilog命令在vsim目录中生成了Verilog代码。在设计编译器( Design，DC)的输出和系统综合方面，我有几个问题。
如何删除与调试相关的端口和连接？我只需要综合核心及其外围设备，而不需要调试相关模块/线。
顶层模块是ExampleRocketSystem吗？我必须在DC中设置current_design，并且需要知道顶级模块是什么。
除了freechips.rocketchip.system.DefaultSmallConfig.v输出文件之外，
浏览 2提问于2017-08-28得票数 2
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2回答
系统verilog中的顶层模块是否有接口端口？我试图定义一个层次化的接口，然后尝试将该接口用于顶层模块。
请检查下面的示例代码，如果遗漏了什么，请告诉我。
interface bank_inf (
inout logic [20:0] data_io,
inout logic qsb_io,
inout logic ctrl_io);
endinterface
interface channel_inf #(parameter numbanks = 7)
( bank_inf ba
浏览 9提问于2022-09-07得票数 0
2回答
我对FPGA和Verilog真的很陌生。我一直在工作的Tri-SPI PHY控制Noritake Itron VFD显示器。我想要实现的功能之一是FPGA本身的帧缓冲内存。我用的是64kbit的iCE40LP1K内存(8Kbytes)。但是Verilog BRAM原语是4kbit的，我需要3003字节的缓冲区。 问题是我如何级联BRAM？在数据表(请参阅iCE40 LP/HX系列数据表，第2-6页)中提到了使用多个BRAM。有没有办法可以使用多个SB_RAM40_4K实例？后者被视为一个大的内存数组。
浏览 42提问于2021-11-16得票数 0
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我正在使用Verilog编写一个项目，并希望使用parameter在我的模块中定义一些参数。但是当我阅读一些源代码时，有时会使用localparam而不是parameter。
它们之间有什么不同？
浏览 1提问于2015-05-17得票数 26
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我正在尝试合成一个使用Intel Quartus软件的设计。在合成流程中，我得到了一个警告："Verilog声明警告:向量有超过2**16位“。由于工程规格，导线长度超过2^16位。我真的需要担心这个警告吗？在Verilog/System Verilog中是否有任何关于导线最大位宽的限制？
浏览 0提问于2019-07-28得票数 1
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2回答
我基本上想将我的用户输入存储在一个大小为3的数组中。当我似乎将3放在main (String 3 args)中时，它似乎没有做我想要的事情。如何解决此问题？
如果有帮助，本练习要求我:用创建包含字符串的大小为3的数组的代码填充Ex4类的类方法main，并用命令行参数填充它。
谢谢。
public class Ex4 {
public static void main(String[] args)
{
if (args.length == 1)
{
System.out.println(args[0]);
}
else if (args.length == 2 ||
浏览 0提问于2017-03-12得票数 2
HDL语言允许端口是双向的(例如:verilog中的inout )。从后硅观点来看，具有双向端口的缺点是什么。为什么我们不能把所有的端口都写成双向的？
浏览 1提问于2018-10-10得票数 1
我试图在system verilog中为dct8p_v5模块创建参数approx和approx1的数组。“‘kcn”模块的大小为6个参数数组，名为“approx”。我想从'approx‘传递3个变量，从'approx1’传递3个变量。我尝试将这两者连接起来，但参数值没有传播到kcn模块中。传递参数数组的语法是否正确？请让我知道!
谢谢,
法哈纳
module dct_8p_v5 #(parameter nb=18) (input [nb-1:0] xin [0:7] ,
output [nb-1:0] xl2
浏览 4提问于2015-08-29得票数 4
什么等同于verilog中的泛型？例如
entity my_entity
generic(a : integer);
port(x : in std_logic; y out std_logic);
end entity my_entity;
泛型的等价物是什么？另外，if generate和for generate的等价物是什么？
浏览 12提问于2016-07-28得票数 5
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我想使用SysWip AXI4Lite从验证IP (在SystemVerilog中)在我的顶级测试平台与我的传统Verilog AXI4Lite主机。
由于对SystemVerilog完全陌生，我在toplevel测试平台中的端口映射有问题。
我所拥有的:我从SysWip下载了axi4lite_s_if.sv (接口)和axi4lite_s.sv (包) ()。从我的遗留代码中，我有一个dut_top.v和dut_top_tb.sv (为了支持一些SV结构-导入、创建从类对象等等)，我将它重命名为.sv。Verilog AXI4Lite主模块是在dut_top.v中引入的。
目标:我想将遗留的
浏览 3提问于2015-03-05得票数 0
3回答
我正在尝试廉价而准确地预测构建流的所有SystemVerilog依赖项。过度预测依赖关系并找到一些不是sv依赖关系的Verilog文件是可以的，但我不想错过任何依赖关系。
我真的必须解析Verilog才能确定它的所有依赖项吗？有tick-include预处理器宏，但这些tick-include似乎不会加载当前正在编译的所有代码。这里有一个SYSTEM\_VERILOG\_PATH环境变量。我是否需要解析SYSTEM\_VERILOG\_PATH变量中的每个SystemVerilog文件才能确定哪些模块定义在哪些文件中？
浏览 0提问于2009-09-08得票数 1
我是相对较新的FPGA，我正在寻找一些关于Verilog模块声明的现代最佳实践的指导。
我看到了在verilog中声明模块的两种方法。第一个让我想起了，比如
module toplevel(clock,reset);
input clock;
input reset;
/* snip */
endmodule
而另一种语法将输入/输出说明符作为参数列表的一部分，与VHDL没有太大的不同，如在中。
module fadder(
input a, //data in a
input b, //data in b
in
浏览 4提问于2016-08-24得票数 9
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3回答
我正在用Verilog编写一个使用参数的模块。稍后，我需要使用不同的参数在我的项目中实现几次，因此，我不想将几个模块作为输入传递，尽管它们是在编译中指定的。
我认为这可以在VHDL中完成，所以我想它也可以在Verilog中完成，尽管我什么都找不到。
浏览 2提问于2016-02-22得票数 0
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第1部分
我总是被告知在Verilog中使用函数以避免代码重复。但我不能用模块做这个吗？如果我的理解是正确的，所有函数都可以在Verilog中重写为模块，但不能从始终块的内部实例化模块。不过，在这种情况下，我总是可以坚持使用模块。我说的对吗？
第2部分
如果我是对的，为什么Verilog编译器不能以这样的方式编写，使模块得到函数的处理？我的意思是，为什么编译器不能允许程序员在n块内实例化一个模块并停止支持函数呢？
浏览 1提问于2017-12-23得票数 5
有没有人知道有条件地向verilog模块传递参数的正确方法？例如，我正在进行uart赋值，uart本身可以处理每个字7或8个数据位。我基本上需要一种方法来向下传递7或8到uart模块，无论开关是高还是低。我尝试了一个always case语句，但一直收到错误。
我知道如何通过名称传递参数，例如：
module top
#(parameter DATABITS = 7,
parameter DATABITS2 = 8)
(input [1:0] sw);
//对不起，我没有列出整个代码，只是为了让大家明白这一点
...... rest of code here.......
//我尝试使用al
浏览 1提问于2014-04-15得票数 0
我试图在verilog中初始化一个2d数组，如下面的代码片段所示。
parameter N=4;
reg [N-1:0] number_c[2**N-1:0];
reg [N-1:0] result_c;
编译后，我将得到以下错误
错误:HDLCompilers:27- "Combinational_output.v“第24行'number_c‘错误的非法重声明:HDLCompilers:27- "Combinational_output.v”第25行非法重新声明'result_c’
我的模块看起来像这样
module Combinational_o
浏览 5提问于2017-01-30得票数 1
回答已采纳
1回答
在使用Xilinx 8位处理器verilog代码进行映射的过程中，我经常遇到这样的错误：“设计太大了，不适合这个设备。”和"ERROR:Pack:2309 -找到太多适合此设备的"IOB“类型的绑定复合。”我的系统上安装了Xilinx 14.7，如何消除这个错误？
浏览 7提问于2018-08-05得票数 0
假设我有一个带有位向量端口的Verilog模块。如何在没有连接的情况下实例化它？
我试过这样的方法，但不起作用：
module sub (in,out)
input [3:0] in;
output [3:0] out;
endmodule
module top;
wire [1:0] a1;
wire [1:0] c1;
sub Sub1(
.in[2:1](a1[1:0]),
.out[2:1](c1[1:0])
);
endomdule
浏览 0提问于2018-09-13得票数 1
1回答
修改verilog模式缩进
、、、、
我试图让verilog模式使用2个空格缩进所有内容，但decl和always除外。这是我添加到我的.emacs中的：
;; `define are not indented
浏览 6提问于2015-06-23得票数 10
我在我的SoC项目中有一个IP，里面有很多sram宏。基于sram库，sram速度配置有一些额外的引脚。我需要把这些引脚连接到IP的顶端。在verilog中是否有一种可综合的方法来实现这一点，而不是修补IP RTL代码通过IP内部的每个层次结构连接引脚。
浏览 11提问于2022-09-14得票数 -1
1回答
我是新手。
为了测试单个周期的mips cpu，我尝试使用下面的符号从testbench初始化寄存器。
CPU.IM.memory[i] = 32'b0
在这里，CPU是一个具有IM声明的模块(另一个模块)，内存在其中被声明为reg。
然而，Quartus verilog编译器抱怨它找不到对象引用。是否支持上述内容？我在内存中加载指令时遇到了类似的问题，我不想在测试平台上这样做，而不是在IM中硬编码或更改它。
TestBench.v
for(i = 0; i < 32; i = i + 1) begin
CPU.IM.IMReg[i] = 32'b0;
end
浏览 3提问于2015-11-30得票数 0
module exmaple(input a, b, input in[2:0], output d, e, output out[5:0])
我是第一次接触Verilog，并试图理解input in[2:0]是什么意思？
浏览 2提问于2011-12-19得票数 1
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2回答
verilog中的$size运算符和$bits运算符有什么区别？如果我有变量，[9:0]a，[6:0]b，[31:0]c。
c <= [($size(a)+$size(b)-1]-:$bits(b)];
上面的表达式在'c‘处的输出是什么？
浏览 7提问于2012-11-12得票数 16
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2回答
这是我第一次用verilog编程，我很难弄清楚我的代码到底出了什么问题。我需要在行为代码中设计一个简单的ALU。
到目前为止，我已经创建了一个减法器和加法模块。(我需要添加更多模块，但我希望在添加其他模块之前，让这些模块在ALU模块中工作)。
在同一个项目中，在单独的.v文件中有以下模块(非常肯定这是行为的？)：
module adder3bit( sum, co, a, b);
parameter n = 2;
output reg [n:0] sum;
output reg co;
input [n:0] a;
input [n:0] b;
always @(a, b)
{co, sum
浏览 3提问于2016-10-06得票数 0
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3回答
如果我有一个Verilog模块' top‘和verilog模块’子组件‘，我如何在顶部实例化子组件？
顶部：
module top(
input clk,
input rst_n,
input enable,
input [9:0] data_rx_1,
input [9:0] data_rx_2,
output [9:0] data_tx_2
);
次构成部分：
module subcomponent(
input clk,
input rst_n,
inp
浏览 7提问于2013-11-19得票数 17
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在用于Cyclone 3的verilog中，我想声明一个端口，其中一些引脚是输入，一些是输出，在web中的许多示例中，我看到端口的定义如下
input wire [0:10]p;
但是如果我需要bit0作为IC的输入，而其他的则是输出，该怎么办呢？我尝试过像这样和其他一些不同的变体，但每次我都会从编译器中得到错误。请注意，IO1未在代码中使用，但出现在“赋值编辑器”中。
module main(
tx,
rx,
IO[0],
IO[2]
);
output wire tx;
input wire rx;
input wire IO[0]
浏览 1提问于2019-08-02得票数 1
我用Verilog (Vivado)写了一个模块，并为它写了一个测试平台。模拟为我提供了测试平台所有变量的波形窗口。是否也可以在波形窗口中显示模块内的变量？(我正在使用Vivado 2015.4)
thx
浏览 9提问于2016-06-25得票数 0
2回答
我初始化一个列表，如下所示：
public List<Edge> edges = new ArrayList<Edge>(8);
在那之后，我想得到它的大小，但是下面的代码给出了零。
System.out.println("SIZE: " + edges.size());
在两行代码中没有任何值更改或方法调用。是什么导致了这种情况？
浏览 1提问于2015-04-25得票数 0
我试图在Verilog设计中实例化一个VHDL组件，作为在另一个复杂设计中测试一个除法函数的一部分。获取语法错误：
错误(10170)：del.v(29)附近的Verilog语法错误："["；期待“)”.
我的VHDL文件：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.NUMERIC_STD.ALL;
entity divide_test is
port(
odabir : i
浏览 9提问于2020-05-16得票数 0
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我有一个Verilog这样的定义：
`define NUM_BANKS 4
如果想在以下代码中使用它：
if (`NUM_BANKS > 1)
do something ..
else
do something else ..
Lint工具抱怨这个表达式总是被求值为true。
浏览 0提问于2015-03-27得票数 0
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1回答
module sobel_CI(a,result,clock);
input clock;
input [31:0] a[0:3];
output [31:0] result;
assign result= a[0]+a[1]+a[2]+a[3];
endmodule
我试图在Verilog中执行数组声明，但它显示了一个错误：
带有未打包数组的函数参数需要systemverilog扩展。
我的阵列怎么了？
浏览 0提问于2016-05-16得票数 2
我目前正在Makefile中为我的项目编译一个比特流。
对于构建的非调试版本，我使用以下命令：
yosys -p "synth_ice40 -blif $@ -top system" $^
对于调试版本，我使用：
yosys -p "verilog_defaults -add -DDEBUG; synth_ice40 -blif $@ -top system" $^
在调试构建的情况下，命令将完成，但是在读取/解析verilog时没有定义“debug”。
verilog_defaults适用于ice40_synth吗？如果没有，是否有一种方法可以避免在脚本中复制
浏览 3提问于2016-09-29得票数 0
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3回答
我正在用system verilog为dut编写一个测试平台，在现场，参数DEPTH可能会改变，所以我一直在尝试找出如何随机化参数。它当前设置为20，但它的范围是7到255。如有任何建议和帮助，我们将不胜感激。
我知道你不能直接在脚本中随机化它，但我听说其他人通过创建一个包来做这件事，他们可以在测试中运行，可以插入随机值作为参数。
浏览 0提问于2015-07-21得票数 1
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