在VHDL中，如何检查case语句的值部分满足某些信号值，而其余的无关紧要？
在VHDL中，可以使用others关键字来检查case语句的值部分是否满足某些信号值，同时忽略其他情况。具体的实现方法是在case语句的值部分使用others关键字表示不满足任何已列出情况的值，然后在该情况下执行相应的操作。
以下是一个示例代码：
signal my_signal : std_logic;
process(my_signal)
begin
case my_signal is
when '0' => -- 处理my_signal等于0的情况
-- 执行相关操作
when '1' => -- 处理my_signal等于1的情况
-- 执行相关操作
when others => -- 处理除了0和1之外的情况
-- 执行相关操作
end case;
end process;在上述示例代码中，当my_signal的值为0时，将执行第一个情况下的操作；当my_signal的值为1时，将执行第二个情况下的操作；当my_signal的值既不是0也不是1时，将执行others情况下的操作。
这样可以确保只对需要处理的信号值进行操作，而忽略其他情况。需要根据实际情况来编写相应的代码逻辑。
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我想在VHDL上写点东西，但不管用。下面是我代码的一部分：
case currentState is
when ST000 =>
with A select nextState <=
ST025 when "01",
ST050 when "10",
ST000 when "11",
currentState when others;
when ST001 => ...
when others
浏览 1提问于2017-11-02得票数 1
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2回答
我是VHDL的新手，有一些简单的错误。我正在尝试使用when else构造来创建MUX。错误有两种类型：
Error (10500): VHDL syntax error at lab13.vhd(21) near text "when"; expecting ";"
Error (10500): VHDL syntax error at lab13.vhd(21) near text "else"; expecting ":=", or "<="
这些错误适用于when else的每一个字符串。
这是密
浏览 4提问于2016-06-13得票数 2
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我有一个4到16的vhdl解码器。我想要一个启用输入，但我是新的vhdl编码。我希望保持代码的这种结构(我不想使用任何其他快捷方式，或者完全修改代码)。我试着为enable编写一个e输入，并尝试执行if e = "1" then，但它不起作用。
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity decode4to16 is
port(
oct : in std_logic_vector(3 downto 0);
e : in std_logic;
dec : out std_logic_vector(15 downto 0));
浏览 0提问于2015-03-27得票数 1
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8回答
原来的问题是：
在VHDL中有哪些真正有用但深奥的语言特性，您实际上已经能够使用这些特性来完成有用的工作？
原来的问题被删除了，我只是在回答。我认为这是一个有趣的问题，特别是当您将VHDL与其他(正常)编程语言进行比较时。
免责声明:我在VHDL中只做了几个微不足道的例子。
但我特别喜欢的是，与其他编程语言相比(这可能不是您要问的，但我认为仅仅为了这些，每个程序员都应该知道一些VHDL )：
：一个接口有几个不同的实现(体系结构)，并且很容易地交换它们的能力。是语言模型固有的低开销并行性。这让我想起了数据流语言。
浏览 8提问于2009-06-22得票数 10
1回答
我有一个VHDL模块，它被编译成一个库，比如LIB_A。该模块具有记录端口，相应的类型在包中定义，该包也被编译为LIB_A。我想为模块编写一些断言，并使用OneSpin检查它们。
目前，我遇到的问题是，我可以访问SV中模块的简单端口，但无法访问作为记录元素的端口。我尝试用import和不同的库/包名称组合导入VHDL包，但是它没有工作。
从库LIB_A导入VHDL包的语法到底是什么？我还需要考虑什么吗？
代码示例：
import my_package::*; // LIB_A?
module checker_m;
//
// A plain SVA assertion
//
alwa
浏览 1提问于2015-06-15得票数 1
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1回答
我对VHDL很陌生，我有个愚蠢的问题。
我的代码中有一个巨大的case语句，只有1种情况下是一个值(例如“1”)，而在所有其他情况下都是“0”。我想避免在所有情况下都编写th my_signal <= '0‘，但只写到1(代码可读性/密度/复制)
为了便于阅读，我想在这个过程中保持这个信号的矫揉造作。
我想做的是
my_signal <='0';
case
case0
....
case1
....
case2
my_signal <='1';
....
case3
....
case4
浏览 1提问于2016-10-28得票数 1
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我在VHDL中遇到了两种类型的过程语句。
process(clk)
begin
if rising_edge(clk)
...do something...
另一个是
process
begin
wait until rising_edge(clk)
...do something...
每种方法的优缺点是什么？
浏览 3提问于2015-09-22得票数 5
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我记得，在Verilog中，在case语句的表达式中使用常量是有效的，但它在VHDL中也有效吗？
// Verilog example
case(1'b1)
A[2]: Y<=2'b11;
A[1]: Y<=2'b10;
A[0]: Y<=2'b01;
default:Y<=2'b00;
endcase
浏览 1提问于2014-08-20得票数 3
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1回答
null语句在VHDL语言中的实际用途是什么？考虑以下代码
1-
CASE s IS
BEGIN
WHEN 0 => y <= 0;
WHEN 1 => NULL;
END CASE;
2-
CASE s IS
BEGIN
WHEN 0 => y <= 0;
END CASE;
在第二段代码中，由于在s=1时没有赋值，因此y将保留它之前的值。不是吗？因此，我认为在这两种情况下，合成器都会放置一个触发器来保持y的前值。
浏览 2提问于2017-03-19得票数 3
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我对VHDL很陌生，我正在尝试生成这些脉冲-- compt，etat，SORTIE，下面是代码：
Library ieee; Use ieee.std_logic_1164.all;
Use ieee.numeric_std.all;
entity EXO is
port (CLK, EN: in bit; SORTIE: out bit);
end entity;
architecture EXXO of EXO is
signal compt : integer range 0 to 7 ;
signal etat : std_logic;
begin
process (
浏览 5提问于2021-02-25得票数 0
我在设计NOR闪存控制器时遇到了一个问题。我使用了Micron NOR闪存的仿真模型来验证控制器设计。问题是从闪存sim模型输出的信号被设置为逻辑1，但是当相同的信号映射到我的控制器中的std_logic类型的输入信号时，它在modelsim模拟器中显示为'H‘。我没有在控制器顶部和闪存sim模型之间使用任何接口，而是使用VHDL进行直接端口连接。有人能帮帮忙吗？
浏览 1提问于2014-03-13得票数 0
2回答
我试图在VHDL中创建一个简单的按钮，在输入开关或pb使用时钟和进程从0到1到0之后打开。但是，我的代码似乎为我提供了未定义的输出。到目前为止我的情况是这样的。
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
Entity captureInput is port
(
CLK : in std_logic := '0';
RESET_n : in std_logic := '0';
buttonState : in std_logic
浏览 5提问于2021-03-31得票数 0
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2回答
下面的VHDL代码是一个简单的交换程序。但它并没有交换a和b的输入。我已经在评论中给出了成绩单的价值。
library ieee;
use ieee.std_logic_1164.all;
entity vhdl_swap is
port(a,b: inout integer);
end vhdl_swap;
architecture ar of vhdl_swap is
signal s : std_logic;
begin
process(s)
variable var : integer:=0;
begin
report "var is
浏览 0提问于2016-02-27得票数 1
case when contact_number1 ='' or contact_number2 is null then contact_number1
when contact_number1 ='' or contact_number1 is null then contact_number2
when contact_number1 is not null and contact_number2 is not null then concat(contact_number1,',',conta
浏览 1提问于2015-12-22得票数 0
1回答
我试图使用VHDL中的延迟属性创建信号('s')的延迟版本('s_dlyd')。
我的代码(下面)编译和模拟(使用Xilinx，ISIM)和's‘进行预期的'0/1’转换。
然而，s_dlyd只是坐在'1‘(也就是说，它不是’'s‘，’，‘s’(天真地？！)期望的。
我猜我缺少一些关于VHDL安排转换方式的基本内容。我尝试过许多代码变体(分裂行“s<=.”)。尝试诸如"s_dlyd <= s‘延迟(5 ns)后11 ns“之类的东西)但是没有人给我一份延迟的复本。
任何帮助都很感激。谢谢你
archit
浏览 1提问于2014-05-25得票数 0
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1回答
我对VHDL很陌生。我了解到，流程下的顺序语句总是顺序的。但在下面的片段中，q将具有旧的temp值。它似乎与顺序语句相矛盾，因为q不会更新到最新的临时值。
process (CLK)
begin
if(rising_edge(CLK)) then
temp <= D;
Q <= temp;
end if;
end
process
浏览 1提问于2022-10-24得票数 -1
我正在尝试用VHDL实现一个4位移位寄存器。我觉得对于实际的移位，我的实现是正确的，但是我的输出不起作用。这一切都是"0“。
我一直在玩的位置，但我是相当新的VHDL。有什么想法吗？
我几乎肯定这个问题来自这个部分：
signal temp: std_logic_vector(3 downto 0):="0000"; -- initial value of output
begin
process (clock)
begin
O <= temp;
但我不知道该怎么解决。
library ieee;
use ieee.std_logic_1164.all;
ent
浏览 2提问于2017-04-05得票数 1
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我正在尝试编写一些相当通用的VHDL代码，但我遇到的情况是，我对标准的理解不够好。(我使用的是VHDL-2008。)
我编写了一个在无约束std_logic_vector上操作并返回无约束std_logic_vector的函数。但是，如果我将两个(受约束的) std_logic_vectors传递给实体中的端口(请参阅示例程序中的test_2实例化)，它似乎无法将此函数用作实体中的端口的输入。但是，由于某些原因，如果我将位字符串文本传递给它(请参见test_1的实例化)，它似乎工作正常。
有人能解释为什么I不能在test_2的实例化中使用串联()函数作为输入，而允许我在test_1的实例化中使
浏览 0提问于2017-12-20得票数 3
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SIGNAL change_detected : boolean;
VARIABLE temp : std_logic_vector(2 DOWNTO 0);
它与移位器结合使用。它看起来像一个compare语句，当前一个值"temp(2)“是0而当前值"temp(1)”是1时，它可能会在"change_detected“中显示1，但此代码不使用if else结构。有没有人有关于语法的参考，以及为什么这样做？
在VHDL语言中change_detected<= (temp(2) ='0') and (temp(1) ='1');的语
浏览 0提问于2015-10-11得票数 0
1回答
在用Verilog编写的rtl源代码中，有一个变量
event start_simulation;
我想从一个用VHDL编写的测试工作台文件中执行-> start_simulation;。
VHDL中对应的句子是什么？
浏览 3提问于2020-01-31得票数 1
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在VHDL上实现状态机时，我想知道如何设置输出/当前状态初始条件。我在上读到其中一个问题。
其中一个答案是，我们在案例结构之前进行初始化：
process(currentstate, a)
begin
b <= '1';
c <= '1';
case currentstate is
when s1 =>
if (a = '1') then
c <= '0';
end if;
nextstate <= s2;
然而，当我们进入这个
浏览 0提问于2018-03-01得票数 2
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答案很清楚。这是VHDL中一种合法的编程方式吗？例如；
case (i) is
when 0=>
process() is begin
counter:=0;
end process;
end case;
谢谢您的回复。
编辑Brian Drummond的答复：
我知道它可以在某些情况下使用选择性块。但是在这些块中，行是按顺序执行的还是同时执行的？
例如；
case (i) is
when 0=>
if reset=&
浏览 2提问于2014-10-25得票数 0
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2回答
即使在网络上进行了广泛的研究之后，我也没有清楚地解释信号分配是如何发生在带有等待语句的vhdl测试平台上的。
谁能详细说明一下它是怎么工作的吗？
例如，在这个过程中，我有这样的事情：
wait until spi_sck = '1';
wait until spi_sck = '0';
tb_rx_bytes(7) <= spi_mosi;
如何确保tb_rx_byte分配发生？
更具体地说，我的问题是，最后一个tb_rx_bytes没有设置为spi_mosi赋值。
for j in 31 downto 0 loop
wait until spi_sc
浏览 3提问于2015-10-27得票数 1
在VHDL中if between和case语句的主要区别是什么？虽然两者看起来很相似，有时也会替换每一个other.but，但是逻辑电路在合成后会出现什么。什么时候我们应该选择“其他语句”还是“case语句”？
浏览 0提问于2016-08-07得票数 4
回答已采纳
有人能告诉我<=和>=在VHDL中的区别吗?我知道它大于/小于或等于sign.Can，有人要精确地解释执行是如何进行的。我知道通常对于信号分配，我们使用<=，但例如在状态机中，或者当>=弹出out.Can时，有人请告诉我区别？
浏览 2提问于2015-08-25得票数 0
回答已采纳
在VHDL中，我可以更新使用同一变量的case语句中的变量吗？case语句位于rising_edge(clk)块内。谢谢。
case State_var is
when "00" =>
if (Valid= '1') then
State_var := "00";
else
浏览 6提问于2013-10-15得票数 2
我是VHDL的新手，在处理case语句时，我有一些类似以下的东西：
process(state)
begin
case state is
when stop =>
a <= input;
b <= output;
when move =>
a <= input_1;
b <= output_1;
end case;
end process;
其中a、b、input、output、input_1和output 1是信号。
我的问题是，我希望在其中一个选项中只有一个嵌套的案例：
例如：
pr
浏览 4提问于2014-05-20得票数 0
1回答
PROCESS(X,Y)
BEGIN
OUT<=X;
OUT<=OUT or Y;
END PROCESS;
我是VHDL的新手，我正在测试分配逻辑值的方法。这句话是两个值进行OR运算的一种可能的方式吗？
浏览 1提问于2020-04-14得票数 0
我试图找出这个简单的VHDL代码的问题。如果有人能帮我我会很感激的。PS:我尝试了没有条件块的代码，它可以工作:S !
*消息错误是: error (10500)：VHDL语法错误( Four_Bits_Adder.vhd(18) )，靠近文本"if"；；";“或标识符("if”是保留关键字)或“体系结构”*
4位加法码是:
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.numeric_std.all;
Use ieee.std_logic_unsigned.all;
entity Four_Bits_
浏览 2提问于2013-12-06得票数 0
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1回答
我正在尝试将一大块代码从tdf (文本设计文件)转换为vhdl。在这个tdf文件中实现了一个状态机。
Y <= state0 # state1 # state2 # state3 // start at state 0 and stop at state 3
假设我已经定义了所有的状态，那么如何用VHDL编写上述语句。有什么想法吗？
浏览 4提问于2015-05-19得票数 0
3回答
目前，我正在学习一些使用VHDL语言的FPGA设计技术，我的问题是我们是否可以在VHDL语言中互换使用:=和<=，尽管我已经看到在常量声明中使用:=和在赋值中使用<=？提前感谢！
浏览 3提问于2012-08-13得票数 11
回答已采纳
如何用VHDL编写以下代码？？
`timescale 1ns/10ps
module tb;
event event_a;
initial begin
#20 ->event_a;
#30 ->event_a;
#90 ->event_a;
#100;
$stop;
end
always @(event_a) begin
$display("hello word (%t)");
end
endmodule
下面是我到目前为止在VHDL中尝试过的：
library STD;
libr
浏览 1提问于2021-01-22得票数 1
1回答
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY sevenOut4Decoder is
PORT (
input : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --! 4-bit binary input
display : OUT STD_LOGIC_VECTOR(0 TO 7) --! 7-signals to control led display
);
END ENTITY Deco;
ARCHITECTURE implementation OF Deco IS
BE
浏览 3提问于2022-03-13得票数 0
1回答
我必须实现一个循环，在VHDL上更新循环中的变量(或信号)。换句话说，我必须实现这个伪代码。
res = 1
while condition:
res = res * val #for example, but it could be another operation
return res
我知道在VHDL中不可能更新信号的值，所以我不知道如何继续。
例如，我尝试创建一个nb_iterations元素数组，其中将更新后的值放在数组的相应示例中。但有时我的迭代次数可能很大，所以在内存中保留这么大的数组是不有效的。
是否有任何方法来更新或覆盖VHDL上的信号，从而使实现这样的循环成为
浏览 0提问于2019-06-27得票数 1
回答已采纳
1回答
有人能解释δ周期如何影响VHDL模拟的波形吗？我知道这与VHDL如何确定优先级有关，但我不完全确定是如何确定优先级的。
浏览 1提问于2017-04-27得票数 7
回答已采纳
在VHDL中，需要在流程语句中使用变量才能立即更新它。信号的使用是可以完成的，但不会立即更新。重复我上面的问题:为什么在处理语句中不立即更新一个信号？
浏览 0提问于2021-07-23得票数 0
回答已采纳
我是VHDL的初学者，我遇到了以下代码
process
variable F: integer:=1; variable A: integer:=0;
begin
wait on E;
A :=1;
F :=A+5;
B <= F + 1 after 5ns;
C <= B + 2 after 10ns;
D <= C +5 after 15ns;
A :=A +5;
end process;
所有变量和信号都被初始化。
如果E在时间为20 to时从“0”更改为“1”，我如何为上面的源代码制作一个测试平台代码？
浏览 3提问于2022-04-06得票数 -2
1回答
我试图理解具有不同参数类的并发过程调用。假设我进行了过程测试，并同时调用它，如下所示：
ENTITY tb IS
END ENTITY tb;
ARCHITECTURE sim OF tb IS
SIGNAL cnt : integer RANGE 0 TO 3 := 0;
SIGNAL str : string(1 TO 5) := (OTHERS => ' ');
PROCEDURE test (CONSTANT number : IN integer RANGE 0 TO 3 := 0;
SIGNAL
浏览 1提问于2020-08-24得票数 0
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我是VHDL语言的新手，我有简单的代码来模拟slt操作；但是，我得到了以下错误: Error (10500)：文本“if”附近的SetLessThan.vhd(14)处的VHDL语法错误；期望的是"end“、"(”或标识符("if“是保留关键字)或并发语句
有人能帮上忙吗？(粘贴在下面的代码)我尝试在a<b周围放置()，但这给了我两个额外的错误。
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity SetLessThan is
port(
a : in std_logic_vector(
浏览 0提问于2013-12-15得票数 1
考虑以下VHDL代码：
process(a, b)
begin
equal <= '0'; --default
gt <= '0'; --default
if a=b then
equal <= '1';
end if;
if a>b then
gt <= '1';
end if;
end process;
所谓的“默认值”应该用来保护信号gt和equal的锁存。但是，由于这不是一个时钟过程，这难道不是信号gt和equal
浏览 4提问于2017-08-08得票数 1
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3回答
如何在VHDL中级联位？我尝试使用以下代码：
Case b0 & b1 & b2 & b3是...
然后抛出一个错误
谢谢
浏览 0提问于2008-10-16得票数 16
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我的问题是关于以下代码的：
library ieee;
use ieee.std_logic_1164.all;
entity exam is port (
I,CLK,RESET : in std_logic;
Q : out std_logic
);
end entity;
architecture exam_arc of exam is
signal temp_sig : std_logic;
begin
process (CLK,RESET)
begin
if RESET = '1' then
浏览 0提问于2013-07-16得票数 1
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我刚开始学习vhdl。请考虑这里的代码：-
我不明白什么是并发语句，为什么这里需要它们？如果我们在进程p中直接修改q和Qbar而不使用内部信号'state‘，这是否正确？为什么J，K不在片段中进程p的敏感列表中？
浏览 3提问于2013-09-13得票数 1
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我在一个VHDL包中有几个功能和程序。我想问的是，是否有办法忽略这些项目。我知道端口映射的open关键字。我正在使用分配给程序输出的虚拟信号。但这样做可能更有效。
VHDL有这样的东西吗？如果我将out信号设置为open，则会得到以下错误：“模式输出的形式e5必须具有关联的实际值”
事先谢谢你，安东尼奥
编辑:代码
procedure reg2ind
(signal reg : in std_logic_vector(15 downto 0);
signal e1,e2,e3,e4,e5,e6,e7,e8 : out std_logic;
signal e9,e10,e11,e12,
浏览 2提问于2016-07-06得票数 0
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2回答
我在一个VHDL程序中工作，我需要使用AlteraDE2-115做一个RAM 256。输出将显示在一个七段显示。问题是:我有一个dataout输出变量。然后，该变量具有temp_ram数组的以下值：
dataout <= temp_ram(conv_integer(dir));
然后，我要将dataout的值除以放在七段中
dataout(7 downto 4)
dataout(3 downto 0)
这显示了以下错误：
Error (10309): VHDL Interface Declaration error in RAM.vhd(45): interface object
浏览 3提问于2017-09-03得票数 2
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4回答
如何实现具有“不关心”输入并直接表示“不关心”的VHDL函数？
的练习4.8-2a要求我：
...write VHDL模型实现了using...selected信号分配的这些功能。
F (A，B，C，D) =A‘BCD’+ B'C +BCD‘
此代码适用于：
library ieee;
use ieee.std_logic_1164.all;
entity funca_selected is
port (
a: in std_ulogic;
b: in std_ulogic;
c: in std_ulogic;
d: in std_ulog
浏览 6提问于2013-07-28得票数 4
回答已采纳
我正在尝试学习用VHDL编写代码，下面的代码在编译时没有给出错误，而是给了我一个锁存警告。我需要摆脱这个锁存，因为我相信它会在我的下一段代码中造成问题，它将使用这个(8x8乘法器)。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.NUMERIC_STD.ALL;
ENTITY control IS
PORT (
clk, reset_a, start : IN STD_LOGIC;
count : IN UNSIGNED (1 DOWNTO 0);
input_sel, shif
浏览 4提问于2019-09-28得票数 1
VHDL代码为：
next_x(7 downto 0) <= rec_data;
这一行是做什么的？等价的语句是什么？此行位于进程内，当condition_1为true时执行。
我猜这条语句会更新next_x吗？
有没有人能解释一下这句话，如果有的话，找出等价物？
谢谢。
浏览 2提问于2011-11-02得票数 0
2回答
我有一个执行查找表的C程序。我通过控制台插入矩阵的大小，并将输出数据打印到文本文件中。然后将存储在文本文件中的这些数据输入到VHDL编译器中，以获得电路的设计。有人知道如何使用VHDL代码读取这些数据吗？谢谢
浏览 0提问于2015-01-28得票数 0
2回答
我对vhdl非常陌生，在我的代码中我似乎找不到错误，我不断地得到这些错误。
alarm.vhdl (line 19, col 5): (E10) Syntax error at/before reserved symbol 'if'.
Error occurred within 'ARCHITECTURE' at line 16, column 28 in alarm.vhdl.
alarm.vhdl (line 31, col 9): (E56) Expected ;, but got IF
alarm.vhdl (line 31, col 9): (E
浏览 14提问于2014-05-25得票数 0
回答已采纳
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