当我在UVM中运行序列库时，我得到了这样的错误："SEQLIB/START Starting SEQLIB sequence library top_random_seq_lib_v1 in unknownphase: 10 iterations in mode UVM_SEQ_LIB_RANDC“。我搞不懂为什么会有“未知阶段”的消息，因为我在主阶段启动了这个序列库。这个<em
浏览 8提问于2019-08-04得票数 0
请帮助理解我在尝试定制sequence_library的“select_sequence”时所面临的一个问题。因此，我需要定制“select_sequence”，并使我的序列以准确的顺序运行，这是在外部文件中编写的。出于这个原因，我正在使用所有已注册序列类型的容器: sequence $。并进行动态造型。如果强制转换与我所需的序列匹配，我将从select_sequence函数返回number，即使库运行该序列。(rs
浏览 3提问于2016-09-02得票数 0
我是UVM的新手，我试图验证一个内存设计，在这个设计中，我尝试多次运行一个写序列，然后再运行相同次数的读序列，这样我就可以读取我正在写入的相同的地址，并进行比较。为此，我尝试创建一个从uvm_object扩展的新类，其中有一个队列来存储我正在写入的地址，这样我就可以在read中使用它们，并且在记分板中实例化这个类，然后通过uvm_config_db将类的句柄发送到读序列，现在的问题是我能够将地址存储
浏览 0提问于2019-06-19得票数 1
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我试图弄清楚UVM虚拟Sequencer的目的是什么。 sequencer_b m_seq_b;...一个人只是在对他们的序列做一个开始时对m_seq_a或m_seq_b做一个异端的引用。为什么虚
浏览 1提问于2017-09-04得票数 0
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有时，其他一个uvm_object只需要一个uvm_component，因此，按照面向对象的理论，我们应该使用嵌套/内部类。class inception_level_1 extends uvm_test;
class inception_level_2 ext
浏览 4提问于2014-02-03得票数 1
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我一直试图在测试的运行阶段在配置数据库中设置队列值，并尝试使用uvm_config_db按顺序获取队列值，但我在这方面没有成功(从uvm_config_db的get调用中没有获得任何东西)，只有下面提到的错误出现此外，BCL的UVM_ERROR中似乎有排版错误，而不是“RNFNAME资源”，它应该是“RNFNAME资源”。在</
浏览 18提问于2017-09-18得票数 0
我正在创建一个框架，我和我的验证团队可以轻松地编写uvm测试用例。基本思想是my base (Uvm_)序列仅包含其body任务中的一行：通过我的个人(Uvm_)测试，我可以使用方便的助手函数来设置寄存器值。例如，我的测试将包含： ........
........我的编译器给我的警告是“警告:在任务”"set_registerA“中
浏览 0提问于2014-06-16得票数 1
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我有一个测试平台，其中我有两个序列: sequenceA和sequenceB及其相应的序列项(sqitemA和sqitemB)。sequenceA被输入到我的DUT，并随机生成sqitemA的值。UVM提供了这样一种机制吗？例如： rand logic[31:0] address; this.randomize();
/
浏览 4提问于2014-12-15得票数 0
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我试图从一个uvm序列中强制一个信号。我使用的是uvm_hdl_force方法。if( !uvm_hdl_force ("ex_top.ent_lvl1.ent_lvl2.signalname",1'b1);
`uvm_fatal("CM_BUSY_SEQ","uvm_hdl_force fai
浏览 117提问于2021-04-01得票数 0
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我已经创建了一个UVM序列来读取寄存器并在本地存储它们。现在在我的测试代码中，我需要访问这些寄存器。, regs.a, UVM_BACKDOOR)endclass
// register to uvmif(rqgs.a>1)endclass
正如你所看到的
浏览 6提问于2016-09-21得票数 1
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我正在我的UVM测试平台中创建seq并启动测试。
`uvm_create_on(my_seq, p_sequencer.my_sequencer)`uvm_send(my_seq)选项1:在测试中改变run_phase -
task run_
浏览 1提问于2014-07-26得票数 0
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我有一个SPB寄存器序列，它在特定的配置中设置硬件寄存器值。此配置的值由后续DAI序列使用，方法是将寄存器值分配给DAI序列值。我使用以下代码正确地管理了这一点，将寄存器值分配给用于约束DAI序列的临时ints：
//MORE LINES
浏览 2提问于2015-10-20得票数 0
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有没有办法在模拟过程中停止所有运行的序列(比如当你得到一个重置的时候)？有没有办法在模拟过程中的特定时间转储所有运行序列的列表？
浏览 6提问于2013-10-05得票数 1
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我是UVM的初学者。到目前为止，我能够为我的DUT创建以下环境。
具有监视器、驱动程序和序列的代理，用于我的DUT的所有输入输出接口。顶级UVM env。将有效数据发送到DUT的序列。如何从序列中监视DUT事务？我的代理人有监视器，可以监视来自DUT的任何新的输出信号。那么，我是否需要以某种方式将这些数据从代理的监视器中带到我的测试/序列类中？
浏览 3提问于2014-03-28得票数 0
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但是，我遇到了困难:当我为一个代理设置单独的域时，序列项停止流向该代理的驱动程序。如果将域设置移动到测试类的主阶段，数据将消失，但不会发生jump到pre_reset_phase。`include "uvm_macros.svh" import uvm_pkg::*;
class seq_item extends uvm_s
浏览 0提问于2019-06-28得票数 1
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所以我有这样的东西： type_a_seqr seqr_a; `uvm_do_on(seq_c, p_sequencer.seqr_c) endtask: body
但是现在我希望能够将特定的事务驱动到虚拟排序器中，这取决于我正在运行的测试。为此，我有一个类，它有一个分析导入，每次监
浏览 18提问于2014-03-07得票数 2
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有一件事总是让我感到困惑:是否在UVM对象的类构造函数中添加uvm_component parent。据我所知，对于从uvm_component继承的所有项，它们都需要uvm_component parent作为构造函数输入参数的一部分。function new (string name, uvm_component parent);endfunction
但是所有继承自uvm_object根
浏览 0提问于2018-01-11得票数 1
当试图访问uvm_config_db以访问变量时，会出现此错误。我在googled上搜索了它，在accellera论坛上找到了以下答案：
不能将其用作序列内的上下文；必须依赖完整的序列名称.
浏览 1提问于2014-07-01得票数 0
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我已经读过“”，并想尝试一下分层序列。这里，我有两个原子序列FifoPush和FifoPop，它们都是从FifoSeqBase扩展而来的。class FifoSeqBase extends uvm_sequence #(FifoTransact);... `uvm_object_utils(FifoPush) endclass
cla
浏览 0提问于2019-02-15得票数 0
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