在模拟中，在详细程度较低的情况下执行VCS Save (更多详细信息：)之后，我尝试从保存的检查点执行VCS Restore，并以较高的详细程度运行其余测试。通过命令行传递+uvm_set_verbosity="*,_ALL_,UVM_HIGH,run"会导致详细程度低，这是创建保存的检查点时的详细程度。
浏览 9提问于2018-08-20得票数 1
在满足某些条件后，我正在尝试更改模拟的UVM冗长。不同组件的详细选项以+uvm_set_verbosity的形式通过命令行传递。满足条件后，应使用命令行+uvm_set_verbosity选项运行模拟。在此之前，所有组件的模拟都以较低的冗余度运行。
查看UVM库代码，似乎有一个名为m_set_cl_msg_args()的函数。因此，我所做的是从uvm_coreservice单例中获取uvm<
浏览 0提问于2019-02-02得票数 0
我使用了UVM_ERROR，但这只会产生一条文本消息。除了文本消息(类似于systemVerilog中的断言)之外，是否有一种特定的方法来停止测试/模拟？
浏览 2提问于2016-10-19得票数 1
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为了确保绑定被启用，我在绑定代码的开头添加了一条"sva xyz binding is alive“消息。这个绑定将被多次实例化，因为我将断言绑定到的块在RTL中被多次使用。现在，我得到了与实例化的块一样多的“是活动的”消息，这会使模拟的日志文件成为垃圾邮件。 `ifndef _ALARM_FLAG_SVA_ON initial begin
浏览 0提问于2015-11-11得票数 0
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在UVM Cookbook中，编写类对象实例化是在运行时完成的。但是在运行之前，在编译/精化过程中，我们也可能有类的所有细节。如下图所示(取自UVM Cookbook)，显示模块和接口即时创建是在精化阶段完成的，而类对象创建则是在运行时完成的。以这个示例为例。// Inside any .sv file int a; x=new();
在本例中，不需要在<
浏览 0提问于2015-01-22得票数 0
我在模拟日志中看到了所有与阶段/objection/configDB/resourceDB跟踪相关的消息。我没有传递任何命令行参数来启用它们，但它们仍然是显示的。uvm_resource_db_options::turn_off_tracing()；uvm_config_db_options::turn_off_tracing()；但是，我找不到任何用于阶段和异议跟踪的选项
浏览 14提问于2020-08-17得票数 0
例如，在特定特性的验证中，测试很少涉及组件/序列/对象/接口等。我想把这些细节设置为UVM_HIGH。我不想将全局严重性设置为UVM_HIGH，因为可能会出现大量不相关的调试消息，这可能会增加日志大小。
有什么更干净的方法可以做到这一点？使用额外的命令行-plusarg触发这一点是可以的。请注意，不能使用uvm_component的内置报表方法，因为uvm_info语句可以在uvm_object扩展类中，也可以在接口中。
浏览 8提问于2016-03-22得票数 2
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我正在创建一个框架，我和我的验证团队可以轻松地编写uvm测试用例。基本思想是my base (Uvm_)序列仅包含其body任务中的一行：通过我的个人(Uvm_)测试，我可以使用方便的助手函数来设置寄存器值。例如，我的测试将包含： ........endclass
virtual fu
浏览 0提问于2014-06-16得票数 1
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在uvm-framwork中有可能有一个固定的模拟时间吗？通常，我会启动模拟，并在*.tcl文件中运行一段固定时间(例如，运行1ms)。
附言:我是uvm的新手
浏览 39提问于2020-05-17得票数 0
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我想写到模拟器日志文件而不写到终端。我猜用SystemVerilog代码是不可能做到这一点的，但是使用VPI是否可能呢？我可以使用C代码中的常规printf向终端写入，但是仍然存在写入日志文件的问题。
浏览 5提问于2021-01-24得票数 1
我认为peek函数的uvm_reg在0模拟时间内返回值。因为我需要这个功能，所以我实现了我所有的HDL后门访问路径。这是我在记分板上使用的代码 uvm_reg_data_t val = 'hDEADBEEF; `uvm_info(get_name(), "Start peek", UVM_LOW)
my_reg_bloc
浏览 4提问于2016-11-28得票数 0
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我正在尝试一些应该阻止的代码，直到进入一个新的模拟时间步骤(类似于在e中等待sys.tick_start )。我试着编写了一个函数来实现这样的功能： event e; `uvm_info("DBG", "Wait trig done",
浏览 3提问于2016-02-25得票数 4
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如果我想从我的监视器上结束模拟(我知道这不是推荐的方式)，我该怎么做呢？假设我在我的监视器里有这样的代码： Virtual task monitor_run();
...............
endtask : monitor_run 每个永久循环检查DUT的输出是否按时到达，以防它们没有，它应该停止模拟。这个特殊的监视器应该在不匹配(错误)和没有记分板的情况下中断模拟。我仍然希望
浏览 36提问于2020-12-12得票数 0
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class my_parent extends uvm_component; super.new(name, parent); $display("Hello, UVM!"
浏览 10提问于2022-02-27得票数 1
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据我所知，UVM阶段，例如build_phase，connect_phases，只对uvm_component有效，并且是派生类。这意味着所有从uvm_transaction派生的类，即uvm_sequence，uvm_sequence_item都不支持这些阶段。在代码中，如果我们编写以下代码 `uvm_object_utils(setup
浏览 2提问于2016-05-26得票数 1
我在思考一个用于SystemVerilog模拟的非活动状态终止开关的想法。
有没有一种方法，当运行"simv“时，长时间(可编程的)不活动可以触发内部事件来调用”$finish“？
浏览 2提问于2012-03-10得票数 1
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我在testbench中遇到了下面的约束。它的行为似乎有所不同，取决于所使用的模拟器。 if (!举个例子： rand int len; `uvm_field_int(one_bea
浏览 3提问于2014-02-15得票数 2
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在我的testbench top中，有没有办法了解UVM层次结构的当前阶段？由于testbench top是一个静态模块，而UVM层次结构是由动态类组成的。在我的测试平台上，我直接驱动了几个UVM层次结构之外的端口。我需要停止驱动这些端口，比如在关闭阶段之后。我可以使用uvm_config_db从sequence中传递一个阶段，但我不想创建依赖关系。我知道这违背了使用UVM和可重用性的目的，但我只是问我是否可以这样做？uvm_tb_hierarchy.
浏览 19提问于2019-07-12得票数 1
我想知道是否有可能通过+UVM_TESTNAME通过+uvm_set_type_override覆盖命令行中指定的测试。UVM_INFO @ 0: reporter [UVM_CMDLINE_PROC] Applying type override from the command line: +uvm_set_type_override我在uvm_root.svh中看到了下面的代码
// if test now defined, create i
浏览 2提问于2019-02-11得票数 3
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