假设我们有一个变量'a‘，它的末尾应该表示一个4位的值，例如。A= "0011“。进入该变量的单个位是从VHDL实例中读取的。假设VHDL输出的第一位是1，例如result_from_VHDL_instance = 1，然后我将这个最重要的位存储在我的变量a中：
set a [BUS2I
浏览 0提问于2012-01-26得票数 2
我有一个makefile，我想在正确的库中编译我的每个vhdl文件。这是我的密码： do for core_lib_src_vhd in $($$core_lib.VHDL_SRC_FILES_LIST); \
do $(COMPILER_VHDL) $(CC_VHDL_OPTIONS) $(COVER_OPTIONS
浏览 5提问于2017-07-10得票数 0
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我在使用Altera的Quartus II时遇到了一个问题。在VHDL课程中，我有一个关于VHDL变量与信号行为的问题。该理论认为VHDL变量会立即获得新值。另一方面，信号的新值需要延迟。因此，两种情况下的结果是不同的。但这不是我使用Quartus工具时发生的事情。我出乎意料地得到了两个相同的
浏览 0提问于2015-04-10得票数 0
我正在尝试用VHDL-AMS为下面的for-loop用C语言写一个代码。在上面的例子中，我在特定的步骤‘i=i*k’中递增。我无法在VHDL-AMS中找到这个问题的解决方案。
浏览 2提问于2016-05-09得票数 0
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我读了一些VHDL的代码，看到了这个例子：begin variableinteger range 0 to width; temp := count + 1;end process;
计数信号在这里的用途是什么为什么我们不能直接使用变量呢？
浏览 8提问于2020-05-23得票数 0
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在VHDL中，可以使用访问引用引用静态变量吗？
我在VHDL访问中看到的大多数示例都涉及动态分配内存。我很好奇您是否也能获得静态分配变量的访问句柄。就像在一个静态分配的特定体系结构中有一个全局整数一样，我是否可以将对该变量的引用分配给整数的访问类型？
浏览 10提问于2021-12-29得票数 0
我有一个Systemverilog测试平台，其中我想使用一个用VHDL编写的包。当我这样做的时候：'include "desired_pkg.vhd"，它显然是一个Verilog包，正如ModelSim所报道的那样：
Error: (vlog-13069) ** while parsingfile included at C:/Users/VHDL/CO_code/CO_18_03/simulation&#x
浏览 4提问于2019-11-20得票数 1
如何在VHDL中模拟堆栈或队列的行为？有什么建议吗？
我曾经想过使用一些东西，比如位的逻辑移位操作，但是如何检查堆栈为空的约束或堆栈溢出的情况？
浏览 3提问于2009-02-28得票数 2
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我目前正在开发一个将C语言转换成VHDL的框架，并且我被长长除法的实现卡住了。实际上，我的框架只能处理32位变量，所以解析一个C长变量会得到两个VHDL变量，一个包含最重要的部分，一个包含最不重要的部分。= 00000000000000000000000000000001;
现在我的问题是:我如何划分两个长长的参数(在VHDL中
浏览 0提问于2012-08-28得票数 2
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而不是将正确的数据传递给另一个向量。现在我的问题是，它不会执行奇偶校验(在xor中为循环)，对我来说，代码是正确的，编译没有错误。
浏览 2提问于2014-05-25得票数 0
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我使用doxygen作为VHDL文件的选项"OPTIMIZE_OUTPUT_VHDL = YES“。命令似乎是合适的答案，但我没有设法使它在VHDL上下文中工作。使用此代码，doxygen输出以下消息
警告:找到未知命令“\endcond”
<
浏览 1提问于2016-02-21得票数 3
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我想知道是否有一种方法可以永久地从Emacs中删除主要模式，比如说vhdl-模式？我已经检查了“”，但我想知道如果我想编写自己的发行版，我如何才能从Emacs中永久删除其中的一些模式？
浏览 0提问于2012-07-24得票数 4
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我有一个UVM测试平台，它使用配置来替换深入到设计中的VHDL组件。我创建的每个测试都必须使用verilog配置来替换该组件。是否有一种方法可以为分层路径使用变量，以便在VHDL设计发生变化时不必更新每个配置？
浏览 5提问于2016-01-18得票数 0
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我有两个PowerShell脚本，它们有开关参数：[CmdletBinding()] [switch]$VHDL2008compile.ps1:param()
{ compile-tool1.ps1
浏览 3提问于2016-06-24得票数 75
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在用Verilog编写的rtl源代码中，有一个变量我想从一个用VHDL编写的测试工作台文件中执行-> start_simulation;。VHDL中对应的句子是什么？
浏览 3提问于2020-01-31得票数 1
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如何禁用对文件中一段文本的解析？
、、、、
我的文件结构是：`pragma TOKEN2_NAME TOKEN2_VALUE`pragma TOKEN4_NAME TOKEN4_VALUE} VHDL_TEXT{
// V
浏览 3提问于2015-01-04得票数 0
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关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口： type my_array_t is array (natural range <>) of std_logic_vector我尝试过在SystemVerilog中使用不同的数组类型组合(完全打包，完全解压)，但都没有效果。请注意，在我的例子<
浏览 11提问于2022-05-20得票数 0
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我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
在C语言中，有没有一种方法可以根据变量相关的另一个变量(多线程)的变化来动态地查看变量的值的变化？如果b改变了，在另一个线程中，如果我切换到一个使用a的线程，有没有办法看到a的变化呢？
浏览 1提问于2016-02-09得票数 0
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