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我有两个64位的寄存器，我想把它们相乘。我只对结果的前64位感兴趣。用verilog写这篇文章最好的方式是什么？我试过了这不管用。所以现在我将乘法的结果分配给一个128位的寄存器，然后只使用该寄存器的前64位。但是计算和存储低64位似乎是一种浪费。或者，合成器是否足够智能，如果这些比特从未使用过，它就不会实际合成这些比特？
浏览 4提问于2018-02-04得票数 0
如何在verilog中提高乘法器的速度？我想知道“如何在不增加verilog时钟速度的情况下提高乘法器的速度？”
有没有人知道这件事？我们没有太多的钱来购买Synopsys的DesignWare。不幸的是，我们也遇到了一些关于乘法器速度限制的问题。因此，我试图找到在不提高时钟速度的情况下提高乘法器的方法。特别是，我们<em
浏览 0提问于2015-01-25得票数 1
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我正在用Verilog做我的第一个学生项目。我的项目是使用定点算法(s4.27)中的“泰勒级数”来计算以2为底的对数。我也在我的代码中实现了Horner方法。);
#(CLKPERIODE) $finish();
所以我期待一个接近于零的结果但不幸的是我得了9B917
浏览 1提问于2018-01-23得票数 0
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乘法器的硬件实现
、、
我正在尝试写一个multiplier...but的硬件实现的verilog代码，我得到了某些错误，我的代码是
这里我取4位输入和4位output....and，然后将乘法器的第一位与multiplicand...and相乘，结果为p...similarly，第二位的乘法器与被乘数相乘，并存储在q...which中。我在it....ansd中取一个5位寄存器和SOTE值，以此类推，用
浏览 5提问于2014-04-08得票数 0
这可能看起来是一个相当愚蠢的问题，但从软件到HDL的转换有时最初是相当令人沮丧的！for (k=0; k<200; k=k+1)但它甚至还不能在Ver
浏览 0提问于2013-02-23得票数 1
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我有一个大小为1*92609的矩阵。我想循环矩阵，一次取8个值，与另一个8位大小的矩阵进行元素乘法。或者，我想做的是划分矩阵，这样在第一次迭代中只取前1:8个元素，在第二次迭代中取8:16个元素，依此类推。
浏览 1提问于2019-09-29得票数 0
当使用SInt和UInt实现加法器时，我得到了相同的Verilog代码，请参见下面的代码。val b = SInt(INPUT, 16) }}io.out := io.a * io.b
我将为UInt和SInt获得不同的Verilog</e
浏览 33提问于2016-09-16得票数 1
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我在Verilog中设计了一个32位的单精度浮点乘法器和一个独立的加/减单元。但是，我想知道对浮点单元进行压力测试的测试用例列表。有这样的
浏览 1提问于2013-02-23得票数 6
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我的设计是可行的，但我想对它进行优化。根据报告，我的DSP片没有被利用。我想在DSP片上做乘法运算。我刚开始讲FPGA。从我的Verilog代码中是否有针对FPGA DSP片进行乘法运算的指导方针？在我写乘法的地方，我该怎么写函数？
致以亲切的问候，
浏览 2提问于2015-03-18得票数 0
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我想问一个关于高密度脂蛋白矩阵乘法的问题。6个月来，我一直在学习FPGA和ASIC的设计，但仍然没有足够的经验使用Verilog/VHDL编写FPGA。我快速地搜索了一下，发现真的很适合我。不管怎么说，你只是假设我是个初学者，到目前为止，我只遵循了使用XilinxSpartan3e-XCS1600E MicroBlaze初学者工具包的简单教程，因为我也有它。对我来说，最具挑战性的部分是在Verilog中创建矩阵。如果我能够首
浏览 2提问于2017-08-10得票数 0
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我想取两个7位数，然后用Verilog把它们相乘。然而，我似乎遇到了麻烦。当结果在小数点0-9之间时，乘法似乎可以工作(产生1的输出)。然而，似乎任何大于9的结果似乎都不会产生1的输出。尽管"Operand1“和"Operand2”在技术上只有4位(0-9小数点)，但我尝试将它们转换为7位数字，以确定这是否能解决我遇到的问题。此特定模块通过物理开关以二进制方式检查用户提供的答案，如果所述答案不正确则返回0，如果正确则返回1。所有其他
浏览 0提问于2017-12-11得票数 1
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我正在尝试设计一个fifo，它接受最大的N=4字，并且每个字都有一个M=2位宽。我首先设计了一个1位宽字fifo，我试图用它来扩展它。/fifo.v，85 of 27)：实例数组中端口连接表达式的矢量长度(32)与实例数(2)和端口长度(1)的乘积不匹配。single_fifo fArrM-1:0；
module fifo(clk, reset, in, push, pop, out, full);
par
浏览 5提问于2020-01-04得票数 0
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但是我发现整数乘法对于侧通道攻击是不安全的。整数乘法有什么掩蔽方法吗？测试是韦尔奇的t检验。我测试了我的硬件(从verilog转换而来的hspice)电路，在恒定周期内测量功率
浏览 0提问于2020-02-05得票数 5
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在verilog中，我有一个二进制值数组。如何取减去值的绝对值？Verilog代码： input clk;
reg [7:0] s [1:9];
s[1] = a[1] - a[2]; s[3] = a[1] + a[3];endmodule
我希望我的s[1]和s[2]值永
浏览 3提问于2013-10-17得票数 2
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我想把浮点数或固定数除以2的幂？我知道对于小数，我们可以使用Verilog HDL中的移位运算符进行除法和乘法。
浏览 58提问于2020-06-03得票数 0
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当我们做2的补数乘法时，我很难理解为什么我们放弃MSB。101 -> 111101 011 -> 000011
正如我们所看到的<
浏览 0提问于2016-11-29得票数 1
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由于某些原因，我一直无法找到任何明确的资源或堆栈溢出问题来回答这个问题：reg signed [63:0] b = 5;assign c = a*b;
C是否等于-25 (在64位2的补码方案中如果我把c声明为一个32位的</e
浏览 2提问于2016-06-19得票数 4
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假设我有一个这样的乘法器代码， output [63:0] result, );
这会产生大量的门。要实现组合乘法器，应该使用什么更好的方法？
浏览 0提问于2011-11-17得票数 4
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带凿线的矩阵乘法器
、、、
我想用Chisel描述一个矩阵乘法器，但有一些事情我不明白。
首先，我发现给出了一个3X5矩阵乘法器的代码。我想把它推广到任何128X128的方阵。我知道在Chisel中，我可以通过给模块一个size参数来参数化模块(所以我将使用n.W而不是定义的大小)。但最终还是会生成一个Verilog文件，对吧？所以参数必须是固定的？我可能混淆了一些东西。我的目的是修改代码，使其能够执行高达128x128的任何矩阵乘法<
浏览 16提问于2019-11-21得票数 1
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