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(8376)
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沙龙
1
回答
信号
无法
在
VHDL
中
初始
化为
整
数值
、
在下面的代码
中
,我将cipher_temp2
初始
化为
整
数值
1,但是当我模拟我的代码时,我看到cipher_temp2的值被
初始
化为
0,而不是0。我找不出哪里出错了。
浏览 7
提问于2017-01-17
得票数 0
3
回答
初始
化是必要的吗?
在
VHDL
中
,创建
信号
或向量时需要
初始
化吗?如果忘记
初始
化
信号
或整
数值
,会发生什么?
浏览 0
提问于2011-08-01
得票数 9
回答已采纳
1
回答
如何修改modelsim做的
初始
化?
、
我的问题与modelsim所做的
初始
化有关。我希望使用特定范围内的整数(例如,范围0到511 )。下面是用
VHDL
编写的声明:如果我没有
初始
化这个
信号
(例如在一个重置
中
),那么
在
默认情况下,modelsim会分配最左边的值。对于我的
信号
,它将是0。 我的问题是,我想强制modelsim
在
模拟中将其值
初始
化为
'U‘或'X’,
浏览 4
提问于2018-07-25
得票数 2
2
回答
初始
化
VHDL
数组元素
、
几乎没有使用
VHDL
和Vivado的经验,所以即使是最简单的东西也要尝试学习。reg;
在
我的
VHDL
代码
中
,我有一个重置,它执行以下操作。; reg_file(15) <= x"0000"; 我注释掉了reg_file(12),因为我想将它
初始
化为
某个值我还希望将reg_file(1)
初始
化为
1(然后将
浏览 52
提问于2021-04-17
得票数 1
2
回答
Tic Tac Toe的
VHDL
代码
、
、
显然,“玩家”
信号
从来不是我想要的那样。我尝试将其声明为boolean并将其
初始
化为
true,但它从未进入if子句;然而,当我将其更改为false时,它也没有进入该子句。
浏览 0
提问于2017-11-24
得票数 1
2
回答
在
spartan 6上用
VHDL
控制LCD
、
--Shift left 据我所知,已经制作了一个数组来保存要显示
在
显示器上的字符值
浏览 5
提问于2013-10-24
得票数 0
回答已采纳
1
回答
如何在
VHDL
中
检查所有元件层次结构的
信号
值
、
、
、
通常,我使用TCL和模拟器命令来实现这一点,以确保所有
信号
在
复位期间都
初始
化为
有效值,但我想知道是否有一种方法可以用纯
VHDL
实现这一点。 下面是一个基于TCL的示例。使用*和foreach循环以及find模拟器命令来捕获所有
信号
名称非常方便。只要我想检查所有
信号
是否有效,我就会简单地调用check_sigs过程。report error here, etc } } } 我知道我可以使用hierarchical nam
浏览 19
提问于2020-01-07
得票数 0
1
回答
在
使用ADC的情况下如何确定滤波器的截止频率(流程:从模拟
信号
到ADC到位到fir_filter到filtered_output)。
、
、
、
我不知道可能加到模拟反馈
信号
中
的噪声的频率。我的仪器由模拟反馈
信号
组成,然后我使用ADC将
数值
数字化,现在我必须使用FIR滤波器来消除噪声,现在我不知道来自环境的模拟
信号
中加起来的噪声是哪种噪声,还是由于ADC而产生的某种噪声?我必须用
vhdl
编写这个代码。(这个部分很简单,我可以这样做)。 提前谢谢!我正在标记
vhdl
,因为
在
vhdl
中
工作的一些人可能知道过滤器。
浏览 0
提问于2014-03-10
得票数 0
1
回答
用
VHDL
从数组中选择元素
、
、
number_data) output_number <= number_data(index);end architecture; 其目的是
在
组件的输出处有由索引指定的数组元素
浏览 1
提问于2016-07-04
得票数 1
1
回答
VHDL
:
无法
读取输出状态
、
、
我试图
在
ModelSim 10.0
中
编译,并收到一个编译错误声明:“
无法
读取输出状态”。end architecture controller_v1; 我想,如果我改用
VHDL
2008编译,我可以解决这个问题
浏览 1
提问于2014-03-01
得票数 2
回答已采纳
2
回答
Vhdl
-代码测试平台为什么没有声明端口
为什么没有
在
VHDL
代码测试平台中声明的端口?
浏览 3
提问于2015-03-26
得票数 0
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1
回答
VHDL
进程声明
PROCESS(X,Y) OUT<=X;END PROCESS; 我是
VHDL
的新手,我正在测试分配逻辑值的方法。
浏览 1
提问于2020-04-14
得票数 0
2
回答
VHDL
增量
信号
不能正常工作
我的
vhdl
代码有问题。我有一个
信号
奇点,我想增加每一个相位。
浏览 6
提问于2022-01-19
得票数 0
回答已采纳
2
回答
生成的随机数
VHDL
然后,当启动
信号
被设置为1时,生成随机num_bin。为什么
在
我的代码
中
没有生成?我的意思是,它生成0000000000000,当它也应该生成一个13位的数字时。会出什么问题呢?谢谢 . .
浏览 3
提问于2015-03-13
得票数 1
1
回答
用
VHDL
语言定义Matrix2D的
初始
值
、
在
VHDL
语言中,我在给matrix2D的
信号
类型赋予
初始
值零时遇到了问题。我把它定义如下:
在
我的
VHDL
初始
值代码
中
,我写道: variable v_flipflop_adde
浏览 2
提问于2012-07-13
得票数 3
回答已采纳
3
回答
java
中
的
信号
量数组
初始
化
、
、
、
我正在尝试
在
java
中
创建一个
信号
量数组,并将所有
信号
量
初始
化为
1。我尝试了以下方法:private static Semaphore [] sem = new Semaphore [] {1,1,1,1,1}; 但我得到了错误的类型不匹配:
无法
从int转换为
信号
量。我不想先声明然后
初始
化,它必须在声明时
初始
化。提前感谢
浏览 5
提问于2013-01-03
得票数 0
回答已采纳
2
回答
VHDL
中
的std_logic_vector到常量自然
、
输入端口
信号
为RAM_BYTE_EN,将其转换为常量整数号RAM_WIDTH。‘RAM_BYTE_EN :
在
std_logic_vector
中
(3降到0);--值"0100“作为RAM_BYTE_EN传递
在
仿真中,RAM_WIDTH值为零,而不是4。
浏览 2
提问于2022-01-27
得票数 0
1
回答
是否有一种方法可以断言设计
中
的所有
信号
都是
在
复位期间的上升时钟上
初始
化的?
、
、
、
仅从测试流程(不更改设计)来看,是否有一种快速的方法来断言所有设计
信号
在
复位期间都已
初始
化?使用
VHDL
2008,Modelsim 10.1c与HDL设计器。
浏览 2
提问于2014-10-18
得票数 2
1
回答
VHDL
登录终端
我是
VHDL
的初学者,我需要做登录终端。例如,我有固定的密码7010。我只需要实现自动机的功能性。我想定义一个
信号
,它将保存按键次数,并且每次都会递增。但我不知道如何
初始
化
信号
并确定它,因为当我
在
一个进程
中
初始
化
信号
时,我不能在其他进程
中
递增它的值。如果我不
初始
化这个
信号
,那么我的代码就不能工作,我不知道为什么。例如,如果我不向"0000“发送
信号
,doSomething
浏览 0
提问于2012-05-04
得票数 0
回答已采纳
1
回答
这个
VHDL
10309错误代码是关于什么的?
我现在正在运行两个项目,并且我有相同的问题要修复-
VHDL
接口声明错误,称为ID 10309(
无法
读取模式的接口对象)。将对象模式更改为缓冲区)。case; end arch; 至少我记得,像C、python和Java这样的现代编程工具拥有允许后一个变量执行任务的权限,或者更改为另一种形式,或者
在
函数
中
充当变量
浏览 3
提问于2022-05-05
得票数 1
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