我想知道是否有可能使用Yosys来简化逻辑方程。key[31:0];
endmodule 当我使用命令我尝试使用"opt“和"freduce”命令，但它并没有减少等式。
浏览 38提问于2019-06-11得票数 0
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在获取预定位方面存在一些问题&用于ASIC综合的路由时序分析报告将当前网络转换为AIG(具有两个逻辑门的图和/或)22.1当我使用这个命令时，我会得到一些错误：module combinational(a, b, sel, out);
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浏览 4提问于2016-03-05得票数 0
我想用Verilog编写一个从串行到并行的转换，但是我不知道我的代码有什么问题。它没有合成，甚至ISE也没有说明问题出在哪里。有谁可以帮我？if (STATE == TRANSMIT)对我来说是错的，但我不知道该改变什么或测试什么。 input SER_IN, input CLK, output reg READY,
outp
浏览 1提问于2020-06-18得票数 1
在最近的一段时间里，我遇到了一些麻烦，因为这个项目经常使用查找表数组，并让你把它们作为块块来推断。Yosys一直认为我的数组应该使用逻辑单元来实现。示例：推断为IceStorm LC，从而迅速溢出我的逻辑单元格预算。ICESTORM_PLL: 2/ 2 100%我读过数组需要有一个注册
浏览 8提问于2020-07-02得票数 0
当使用YOSYS时，我调用abc命令：abc -liberty mycells3.lib
}
运行时，我收到以下警告：ABC: Warning: Detected 1 multi-output gates (for example, "FAX1")，甚至我的模块都没有使用此单元格我的问题是如何使YOSYS接口到ABC接受多个输出单元格？我知道这是可能的，
浏览 1提问于2016-12-08得票数 0
我想把这个verilog解包，这样我就会有相同的功能，但不是LUTS --我会有逻辑单元(如Or/And/Xor等)。Yosys有内置的东西吗？
浏览 11提问于2020-05-20得票数 0
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从高层次的角度来看，用Yosys瞄准一个新设备需要什么？我想瞄准Xilinx XC9572XL。我有一个这样的开发板：。Xilinx文档很好地涵盖了这个CPLD的体系结构。我想我需要做以下几件事：
看上去很有可能。最难的是建立一个“更适合”的工具。
浏览 5提问于2015-08-26得票数 5
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我需要使用复选框来设置input.value。这个值将在Web的其他地方获得，因此需要input.value。 <input name="adjvar" class="pnvar&q
浏览 2提问于2016-10-06得票数 0
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我正在使用来综合我的RTL设计，它包括两个文字常量，例如绑定输出端口，如下代码所示： input a, output c,output d);
assign d = 1'b1;在这种情况下，输出d显然总是符合逻辑的。我使用的流程包括将组合逻辑映射到库提供的标准单元格的abc -liberty my_stdcells.lib调用，然后是
浏览 6提问于2015-10-25得票数 4
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使用逻辑门符号绘制电路图，就像传统的逻辑门级网表一样。我看到了以下内容：一种拥有逻辑门、符号和D型触发器的PDF视图的方法将会非常有用。
浏览 32提问于2020-03-09得票数 1
我是Yosys的新手，我正在尝试使用xilinx原语来合成一个设计。我想知道我们是否可以使用xilinx原语来合成一个设计。如果是，那么我们如何在合成过程中提供这些xilinx原语的映射信息。
浏览 5提问于2021-04-14得票数 0
我添加了yosys标记，尽管这个问题可能更多的是关于nextpnr (这个站点上没有标记)。
我在下面的文件中使用yosys和nextpnr-ice40。当我用--post-route /path/to/nextpnr/python/dump_design.py转储设计时(我不关心图形用户界面)，它似乎为DFF和LUT4使用了单独的逻辑单元，而我希望它使用逻辑单元的内置DFF将它们合并成一个逻辑单元。在
浏览 10提问于2022-05-02得票数 0
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简化K组合逻辑表达式
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背景在我以前的挑战中，我提到了K的停止问题是平凡的；它总是终止的，而且我们总是可以找到K表达式的正常形式。挑战
给出一个K组合逻辑表达式，将其简化为正规形式。对于这一挑战，表达式将输入/输出为字符串(字符或字符的列表也可接受)，使用</e
浏览 0提问于2021-06-09得票数 14
我一直在测试一些用例的yosys。版本: Yosys 0.7+200 (git sha1 155a80d，gcc-6.3 6.3.0 -fPIC -Os)module gray2bin但是，当我在yosys中运行下面的命令时：sccFound an SCC: $xor$gray2bin.v:11$1
Found
浏览 16提问于2017-06-29得票数 0
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我试图写一个插件，需要评估组合电路。据我所知，ConstEval就是这样做的工具。然而，API对我来说并不那么清楚。是否有某个地方的ConstEval成员和他们在做什么？
()。
浏览 2提问于2015-08-19得票数 1
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rst) begin end else begin end当我使用ice40合成yosys时，我得到以下错误：ERROR: Multiple edge sensitive events found for this signal
如果有帮助，前面的yosys输出行建议在合成过程中将此我见过几个例子，其中包括异步重置在他们的始终块，所以我很好奇，如果有人能教我在我的情况下
浏览 5提问于2022-06-03得票数 2
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我用示波器看了Tx引脚，我只看到了逻辑1，我无法检测到问题。我做错了什么？
浏览 2提问于2014-06-30得票数 1
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修改逻辑网络
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我们得到一个逻辑网络，并被告知门3发生故障，并在其输出F1处产生逻辑值1，而不管输入是什么。然后，我们被告知重新绘制网络，尽可能地进行简化，以获得一个与故障网络等效的新网络，并包含尽可能少的门。然后，我们被告知重复这个问题，假设故障位于位置F2，该位置停留在逻辑值0。
我对此感到困惑，因为我已经在x1和x2中输入了值，并得到了3/4的组合，这就是他们所说的1。我想我的问题是我看不到如何简化这一点。我是电路和绘制逻辑网络的新手。
浏览 2提问于2016-01-22得票数 0
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如何在GLCD上显示印度语种
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即使存在组合字符(例如क+्+त=क्त)，它也会显示Unicode流的字形。在这里，它显示क्त而不是क्त。我对此做了一些阅读，发现每种字体都使用一个字符映射( cmap表)来映射字符编码(例如Unicode)与字形。我试着用C语言为devanagari写了一个cmap表，但它是一个很大的列表。这里有没有什么逻辑可以简化我的cmap表，或者简化我将unicodes映射到字形的目标？
浏览 2提问于2016-12-07得票数 2
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