我正在尝试使用verilog的7系列中的CARRY4原语来制作一个4位加法器。assign gen = a & b_sub; assign c_out = carry[3]; CARRY4), .CYINIT(c_in),
.DI(ge
浏览 128提问于2021-10-15得票数 0
我对Verilog和VHDL很陌生。我在读卡瓦纳格的“Verilog”里的算术书。他们解释如何做加法，除数等，他们采取编程方法的“盖茨”，他们<e
浏览 5提问于2016-01-15得票数 1
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我必须实现一个串行执行A+B+C+D的电路。问题是，为了使设计功耗低。我必须关闭另外两个不在使用中的加法器。我所能想到的就是启用和禁用信号，但这会导致延迟问题。
我如何在veril
浏览 3提问于2013-09-10得票数 1
我不确定for循环将如何帮助计算输入中的1的数目。always @(*) for ( int i= 0 ;i< 255 ;i++ ) end 谢谢
浏览 6提问于2022-01-09得票数 -1
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如何使用VHDL语言在VHDL语言中使用VTELTX7EX在特定条件下打开clk off (0)。下面是一个伪代码：clk off clk on (rising-edge)
浏览 3提问于2018-04-03得票数 1
我正在Zynq芯片上实现TxRx。我的设计是可行的，但我想对它进行优化。根据报告，我的DSP片没有被利用。我想在DSP片上做乘法运算。我刚开始讲FPGA。从我的Verilog代码中是否有针对FPGA DSP片进行乘法运算的指导方针？在我写乘法的地方，我该怎么写函数？
致以亲切的问候，
浏览 2提问于2015-03-18得票数 0
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我想设计一个门级组合电路来实现下面的逻辑。有没有可能不使用Adder就能做到这一点？assign out = ({4{sel}} & (~in + 1)) | ({4{~sel}} & in);
上述verilog代码将被实现为-4个反相器、1个全加器和1个多路复用器。其思想是将sel合并到2的补码逻辑中，并产生比加法器电路消耗更少数量的门电路。真的有可能吗？
浏览 5提问于2017-11-12得票数 1
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我在ISE中设计了一个简单的Ripple进位加法器，在为我的FPGA合成它之后，报告说“最大组合路径延迟”约为15 ns。然后，我设计了一个Robertson乘法器(一个时序电路)，其中包含了我的RCA的一个实例。报告称，“最大组合路径延迟”约为7.5ns，最大频率约为130 MHz。
我的问题是:这些数字对吗？该工具是否进行了某种“魔术”优化，以“加快”加法器内的</em
浏览 5提问于2017-02-08得票数 2
我绝对不是Verilog专家，我想知道是否有人知道这些方法中哪一种更好。如果这个问题太简单了，我很抱歉。方法A：//some condition然后在顺序块中的某个位置：或者方法B：//some condition顺序数据块： co
浏览 2提问于2011-11-05得票数 6
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当使用SInt和UInt实现加法器时，我得到了相同的Verilog代码，请参见下面的代码。val b = SInt(INPUT, 16) }}io.out := io.a * io.b
我将为U
浏览 33提问于2016-09-16得票数 1
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我正在写一个64位kogge stone加法器的verilog代码。请告诉我如何写预处理阶段的计算，产生和传播信号的64位输入使用循环在verilog？for(i=0;i<64;i=i+1)assign p[i]=a[i]^b[i];end这段代码是我写的，我在网上研究了很多，但找不到正确的
浏览 6提问于2018-02-03得票数 0
我试图创建一个4位乘子使用行为Verilog，如果可能的话，使用赋值语句和过程块。我试图复制的电路是这样的：到目前为止，我定义了子模块fouralu_adder，它是一个简单的无符号4位加法器.然后我编写了以下psuedo代码： ); /&#x
浏览 3提问于2022-10-04得票数 -1
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当使用YOSYS时，我调用abc命令：abc -liberty mycells3.lib
}
运行时，我收到以下警告：ABC: Warning: Detected 1 multi-output gates (for example, "FAX1")，甚至我的模块都没有使用此单元格(这也可能是由于其
浏览 1提问于2016-12-08得票数 0
在这个问题上我有点困惑：module addern(carryin, X, Y, S, carryout, overflow); input carryinoverflow = (X[n-1] &
浏览 1提问于2014-02-24得票数 0
在行为建模中实现Verilog代码时，我们使用reg作为输出。但是，当我不得不使用模块实例化并使用电线连接它时，它在实现时显示了一个错误。还有其他方法可以使用模块实例化来连接不同模块实例的输出来实现组合逻辑，因为将前一个模型的reg输出连接到线路是非法的吗？请注意，我必须应用行为建模，因此不允许赋值语句。这是一个将两个半
浏览 4提问于2021-10-06得票数 0
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在二进制补码中，要求一个数的符号，通常只需对每一位求反并加1即可。例如：100 + 1 = 101 (-3)a <= std_logic_vector(unsigned(not(a)) + 1);
以这种方式，合成器使用N位加法器在不使用加法器的情况下有没有其他更有效的解决方案？
浏览 3提问于2013-01-27得票数 5
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我知道Verilog有一个算术加运算符。如果我正在构建一个加法器，我应该自己做还是使用它？哪个会在我的处理器上表现得更好？
浏览 25提问于2020-02-22得票数 0
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我想确定总面积的数字信号处理片，需要实现一个N-抽头直接形式1 FIR滤波器与流水线使用7系列DSP48E1片。延迟是作为触发器实现的。输入字长为15位，系数为14位。使用了两个管道延迟。
浏览 10提问于2022-06-22得票数 2
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(Verilog)下面是一个32位算术逻辑单元(ALU)，请参阅幻灯片。它有两个2-1和一个3-1多路复用器、一个32位加法器、一个32位减法器和一个16位乘法器。函数表显示了该ALU对F(3位控制信号)的不同值执行的不同功能。注意ALU内部不同模块之间的互连。请使用Verilog描述此ALU。您的实现应该从A
浏览 4提问于2020-09-17得票数 0
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