公开Die面积，MCU厂商硬核晒实力

国产芯片有两个赛道最卷，射频前端和MCU。

国产射频前端的卷，大家都已经知晓，有些滤波器是卖一颗亏一颗，PA是毛利常年在10%左右摇摆，上下不得。

今天看到一篇文章，有MCU公司直接公开DIE面积，并作为标题进行推广，文章中提到——0.66mm² 芯片面积，是面向成本敏感型控制应用本次推出的新一代 MCU 产品，芯片 Size 仅0.66mm²。这架势，有点猛，在以往的意识中，芯片DIE面积本来是公司机密信息，不能对外公开。当然，也不是什么秘密，拿到芯片做个Decap，量一下尺寸，DIE面积一目了然。现在芯片开盖很便宜，贵一点的几百元，便宜一点50元，真是又快又便宜。

为什么要用DIE面积作为标题来推广呢，一方面说明赛道竞争非常激烈，内卷严重；另一方面说明这家MCU公司很自信，自家DIE面积做的小，很有竞争力。

芯片公司研发竞争力来自两方面，要么把性能往上做，要么把DIE面积往小做。一旦某些应用市场性能够用了，只剩一个归途——DIE面积越做越小。

缩DIE是很多公司和研发正在干的事情，也是芯片内卷的最直接表现。开始缩DIE面积的时候，很有成就感，节省面积，降低成本，为客户创造价值。但缩DIE到一定程度的时候，就会感觉到有点无聊，很厌倦，芯片公司不愿意去做这样的事情，芯片研发工程也不愿意去做这样的事情。到了一定程度，缩DIE的边际成本递减，甚至没有什么价值和意义。

同样作为芯片公司，三伍微也在做缩DIE面积的事情，很浪费时间和精力，原本要去做创新的，不得不先停下来缩DIE；原本要持续往高端走的，不得不暂时搁浅，重新调配人力和资源去缩DIE，因为活在当下比什么都重要。

我也会问芯片研发，我们把面积缩小了，竞争厂商也能做到吗？如果能做到，还能比我们DIE面积做得更小吗？国外芯片公司在朝着技术高端和创新走，我们却在持续的迭代缩DIE。那又能怎么样，对于大部分国产芯片公司而言，朝高端和创新走，一定有风险；朝缩DIE的方向，一定是对的。

我把这个文章丢在群里后，大家开始讨论开来，有人觉得公布这个，等于基本上公布了芯片成本。有人觉得这个MCU DIE面积不够小，有些MCU公司正在研发的DIE面积小于0.6mm，甚至有些MCU公司在研发的DIE面积小于0.5mm。

从自己做芯片的经历和经验来看，缩DIE也是有边际的，并非无穷无尽。比如SP2T射频开关，从之前的0.2mm，到后来做到0.1mm，到如今0.07mm，做到这个DIE面积后，谁也没有办法再缩DIE了，否则PAD都没有地方摆放。

其实，从成本的角度来看，DIE面积也不是唯一指标，光罩的层数，工艺的选择，对应的封装测试成本，综合起来才能准确评估其成本是否有优势。

当然，市场上为什么最关注的还是DIE面积，因为DIE能做小代表研发实力，DIE面积能做小代表成本优势。比拼DIE面积的前提是性能相当，或者性能够用。因此，客户也很关注DIE面积，通过DIE面积来判断，这家芯片公司的价格是否真的有优势，还是恶意杀价。

缩DIE也不是没有一点风险，缩DIE会导致性能变差，缩DIE会导致可靠性风险，如果能把性能和可靠性都做好，把良率和一致性也做好，那绝对是实力，绝对牛逼。

国产芯片竞争已经升级到直接比拼DIE面积了，是实力的展示，也是内卷的极致体现。

可最后我不禁要问，缩DIE这条路我们还要走多久？