SRAM设计分析与优化

EDA 供应商 MunEDA 每年都会举办一次用户组会议，工程师们在会上介绍他们如何利用自动化工具改进集成电路设计，其中英飞凌的 Peter Huber演讲的主题是 SRAM 设计优化。Peter 曾在 IEEE 会议上撰写论文，并获得了与 SRAM 设计相关的专利。一个六晶体管 SRAM 单元的原理图如下所示：

SRAM 位单元

在一个 SRAM 读取周期中，字线 (WL) 进入激活状态，然后将存储的位值传输到位线 (BL)，最后读出放大器变为活动状态以读出差分位线。WL 和 BL 之间的延迟是读取可编程自定时 (RPST) 的一部分，由电路设计人员进行调整。

SRAM 存储器设计人员在优化电路设计和布局时需要应对多项挑战：

最低工作电压 Vmin

对小型晶体管几何形状的敏感性

工艺变化效应

功耗

布局密度

软错误率

随着 Vdd 电源值的降低，SRAM 位单元最终会失效，这种失效可能发生在读取周期、写入周期，也可能仅仅是由于附近电路开关引起的噪声。影响存储器故障的因素包括内核和外围布局的方式、工艺和局部变化、温度、存储器阵列大小以及良品率标准。

由于涉及多个模块：位单元和外围模块，如感应放大器、多路复用器、自定时电路等，因此通过仿真预测良品率具有挑战性。因此，SRAM 设计人员在参数良率仿真方面面临着多重问题：

模块之间的相互作用是相关的：由于 Vth 的局部变化而导致读取电流异常微弱的位单元可能会被正确读取，也可能不会被正确读取，这取决于所连接的读出放大器和其他外围设备的偏移量，而偏移量又取决于这些区块的局部 Vth 变化。

例如，在一个由 32 个读出放大器组成的阵列中，每个放大器都连接到 1024 个位单元，因此必须考虑到各种块的数量。

单个比特单元读取周期的瞬态仿真工作量大，因为瞬态仿真必须高精度地包含大部分电路的布局寄生效应。

必须多次重复统计分析，以分析阵列大小、自定时宏设置、辅助和升压电路的影响。

对提取的布局后全芯片网表中每个单元的读取周期进行蛮力蒙特卡罗SPICE 仿真，可以计算出统计上正确的良率估计值，但仿真工作量太大，令人望而却步。过去，可以使用 ML 代用模型来指导采样，但这对于广泛分析 SRAM 宏设置的影响而言，仿真工作量仍然过大。

英飞凌现在引入了一种新的两步方法，通过使用最坏情况（worst-case ）距离（WCD）来模拟其 SRAM 设计。

WCD 分析包括使用 WiCkeD 工具为一个 Vdd 和一个概率加 sigma 组合创建一个仿真集。在此过程中，确定读取电流 (Iread) 的最坏情况值，然后确定最坏情况下的读出放大器失谐。最后，针对每个可编程自定时(PST) 设置运行一次瞬态仿真，并使用 WCD 分析中的反标注最坏情况单元。

将分析分为两个步骤的优点是，子块的详细统计分析是在仿真时间短的小网表中独立完成的，而只需对整个电路进行少量缓慢的瞬态运行即可确定组合的最差是否-case 块通过或失败读取周期取决于不同的高级宏设置 (RPST)。

过去，最坏情况模块的单一组合用于全芯片瞬态仿真，例如 6-sigma 最坏情况位单元与 4-sigma 最坏情况读出放大器相结合。这对于验证来说速度很快且足够，但过于pessimism。在新方法中，测试了多种组合，等概率曲线上的每个单一满足点都保证了最小的总产量，因此一个满足点足以保证产量并接受电源电压工作。

SRAM 等概率曲线

仿真结果生成以下图，其中 Y 轴为 Vmin 值，X 轴为读取的 PST 设置。

硅测量与仿真非常相关，其中读取和写入周期的 Vmin 值相差不到百分之二，正如预期的那样，由于 IR 压降等影响。

概括

英飞凌的该团队能够通过使用 MunEDA WiCkeD 工具的两步方法来模拟和优化 SRAM 设计的 Vmin 操作值：WCD 加瞬态模拟。Python 脚本用于自动化这些分析方法，该功能称为 GangWay。通过脚本，他们能够设置并转移到新的内存架构，快速重现仿真结果并将验证任务转移给其他工程师。

EETOP编译整理自semiwiki