你已经习惯某种语言，也发现语言不是学习FPGA时需要考虑的问题，它仅仅是硬件描述语言工具而已。可是，当你发现一份和你使用语言不同的代码作为参考时，你又开始想：
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可以设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以在ISE中进行调用。或者直接生成比特流下载文件。能够加快DSP系统的开发进度。
HDL（VHSIC Hardware Description Language）是一种硬件描述语言，主要用于描述数字电路和系统的结构、行为和功能。它是一种用于硬件设计的标准化语言，能够帮助工程师们更好地描述和设计数字电路，并且广泛应用于FPGA和ASIC设计中。 在VHDL中，一个设计被描述为一个实体（entity），它包含了输入输出端口的描述。实体也包含了该设计的行为（behavior）的描述。 此外，VHDL还包括了标准库（standard library）和数学运算库（numeric package）等。 VHDL的基本语法包括关键字、标识符、注释、数据类型（如std_logic、integer等）、变量声明、信号声明、过程语句、并行操作符等。 以下是VHDL的一些基本特性和语法： 实体声明（Entity Declaration）：实体（entity）是一个设计的接口和规范，描述了设计的输入和输出信号。在实体声明中，可以指定设计的接口和端口类型。 架构（Architecture）：架构是实体的行为和功能描述。它包括了组件实例化、信号声明、过程语句等。在架构中，可以描述设计的逻辑和数据流动。 信号（Signal）和变量（Variable）：在VHDL中，信号用于描述设计中的数据传输，而变量通常用于描述局部的数据存储。信号和变量的作用在于描述设计中的数据流动和数据处理。 过程（Process）：过程描述了设计中的行为和逻辑。过程可以包括对信号和变量的操作、时序逻辑的描述等。 循环（Loop）：VHDL中也包括了循环语句，用于描述设计中的重复操作。 总的来说，VHDL是一门强大的硬件描述语言，能够帮助工程师们进行数字电路的设计和描述。通过VHDL，工程师们可以更好地理解和描述设计的结构和行为，从而实现复杂的数字系统设计。虽然VHDL的语法可能对初学者来说有一定的复杂性，但一旦熟悉了其基本特性和语法，将会成为非常有用的工具。
今天给大侠带来的是一周掌握 FPGA VHDL Day 1，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。
VHDL是一种强类型的语言，它不允许不同数据类型之间的相互赋值。如果想在不同数据类型之间进行赋值则需要调用函数来完成。
【摘要】利用可编程逻辑器件 FPGA 芯片代替单片机来控制 A/D 器件对信号的输入进行采样工作的设计方法。整个设计用 VHDL 语言描述，在 ABB PLC 下进行软件编程实现正确的 A/D 器件的工作时序，用 LED 显示出信号频率及峰值。
以我个人经验，我也是在硬件方面做了几年的老油条了，大学时玩过单片机，也就是大家常说的C51，C52，单片机驱动个流水灯还行，但是研究生阶段遇到的很多问题，单片机就有心无力了。至于ARM，DSP or FPGA，由于研一做无人机做了DSP的项目，鄙人觉得DSP入手比较难，但是DSP主攻方向是算法研究的，用于算法处理，绝对是ARM,FPGA替代不了的。但是DSP也有他的局限性，他不利于做硬件系统的驱动控制芯片，通常起着硬件系统控制模块的还是是ARM和FPGA，对比ARM和FPGA，我建议学一种，学精就行，不要三期两道！但是我比较推崇FPGA，因为其应用前景相比于ARM更为广阔，与此同时，FPGA正在朝着算法研究的方向发展，也就是说它有趋势会替代DSP。但目前，一块好的信号处理板的模式通常是DSP+FPGA或者DSP+ARM，所以学习DSP和FPGA结合开发的技术尤为重要！
由于FPGA可以对算法进行并行化，所以FPGA 非常适合在可编程逻辑中实现数学运算。我们可以在 FPGA 中使用数学来实现信号处理、仪器仪表、图像处理和控制算法等一系列应用。这意味着 FPGA 可用于从自动驾驶汽车图像处理到雷达和飞机飞行控制系统的一系列应用。
今天给大侠带来的是一周掌握 FPGA VHDL Day 5，今天开启第五天，带来常用电路的VHDL程序。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
如果你搜索Verilog和VHDL的区别，你会看到很多讨论这场HDL语言战争的区别页面，但大多数都很简短，没有很好地举例说明，不方便初学者或学生理解。
VHDL相对于Verilog HDL，给人最深刻的印象便是臃肿，掌握起来比较难。 本文摘自《FPGA之道》，学会站在巨人的肩膀上来对比学习二者。
今天给大侠带来基于 FPGA 的 USB 接口控制器设计（VHDL），由于篇幅较长，分三篇。今天带来第三篇，下篇，FPGA 固件开发、USB驱动和软件开发。话不多说，上货。
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序号 区别之处 VHDL Verilog 1 文件的扩展名不一样 .vhd .v 2 结构不一样 包含库、实体、结构体。ENTITY 实体名 IS PORT(端口说明) END 实体名 ;ARCHITECTURE 结构体名 OF 实体名 IS 说明部分BEGIN 赋值语句/ 元件语句/ 进程语句 END 结构体名 ; 模块结构 (module… endmodule)module 模块名 (端口列表) ; 输入/输出端口说明; 变量类型说明;assign 语句 (连续赋值语句) ；元件例化语句；always@
HDB3编解码任务来源于2023年3月4日“FPGA技术讨论群”的一次活动《101群第一次FPGA编码交流研讨会》，要求设计HDB3编解码，本篇文章作者【roy2022】，经作者授权后转发，以下所有文件版权归作者所有。
今年开始接触更改产品的FPGA代码，感觉公司虽然搞了很多年了，但是FPGA这块缺乏一些“软件工程”上的概念导入。
VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit Hardware DescriptionLanguage，诞生于 1982 年。
网上有太多的VHDL和verilog比较的文章，基本上说的都是VHDL和verilog之间可以实现同一级别的描述，包括仿真级、寄存器传输级、电路级，所以可以认为两者是等同级别的语言。很多时候会了其中一个，当然前提是真的学会，知道rtl(寄存器传输级)的意义，知道rtl与电路如何对应，在此基础上，则很容易就可以学另外一个。从这个意义上，或许先学什么都无所谓。 学HDL无非要这么几类人： 1.学生 2.电子工程师 3.软件工程师 4.纯粹的爱好者 学生，两眼一摸黑，老师教什么学什么，
带通滤波器在数字幅频均衡功率放大器中一个重要的组成部分，在介绍带通滤波器之前，我们首先来详细介绍一下数字幅频均衡功率放大器。
在采用C语言进行算法建模时，数组会被经常用到。同样地，采用RTL建模时，数组也会被经常使用，例如VHDL中的std_logic_vector类型（Vector就是一维向量）。此外，RTL代码中的Memory，无论最终采用何种方式实现，本质上都可以看做数组。这就建立了C模型与RTL模型在数组这一层面上的对应关系。简言之，C模型中的数组对应RTL模型中的Memory。需要注意的是，这种对应关系是有条件的。为了使得C模型中的数组可综合，需要其深度是常数，而不能是变量（RTL模型中的Memory也是固定的深度与宽度）。
今天给大侠带来基于FPGA的 UART 控制器设计（VHDL）（下），由于篇幅较长，分三篇。今天带来第三篇，下篇，使用 FPGA 实现 UART。话不多说，上货。
我们在互联网上经常会看到这种按键防抖的Verilog设计，那就是大概每20ms读取一次开关，所谓的公认按键时间小于20ms[2]。
SPI接口主要应用在 EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议
SoC（System on a Chip ）中文名是系统级芯片。20世纪90年代中期，因使用ASIC实现芯片组受到启发，萌生应该将完整计算机所有不同的功能块一次直接集成于一颗硅片上的想法。SoC应由可设计重用的IP核组成，IP核是具有复杂系统功能的能够独立出售的VLSI块；IP核应采用深亚微米以上工艺技术；SoC中可以有多个MPU、DSP、MCU或其复合的IP核。
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10进制同步计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt10 IS PORT(clk:IN STD_LOGIC; data:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC); END cnt10; ARCHITECTURE cnt10_behavior OF cnt10 IS SIGNAL temp1:STD
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缩写FIFO代表 First In First Out。FIFO在FPGA和ASIC设计中无处不在，它们是基本的构建模块之一。而且它们非常方便！FIFO可用于以下任何目的：
IC(Inter-Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。I2C总线产生于在80年代，最初为音频和视频设备开发，如今主要在服务器管理中使用，其中包括单个组件状态的通信。例如管理员可对各个组件进行查询，以管理系统的配置或掌握组件的功能状态，如电源和系统风扇。可随时监控内存、硬盘、网络、系统温度等多个参数，增加了系统的安全性，方便了管理。IIC数据传输速率有标准模式（100 kbps）、快速模式（400 kbps）和高速模式（3.4 Mbps），另外一些变种实现了低速模式（10 kbps）和快速+模式（1 Mbps）。
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在上一篇教程中，创建了一个 I2S 发送器用来发送来从FPGA内部 ROM 的音频数据。下一步，我们向该 I2S 发送器添加 AXI-Stream 接口，这样我们就可以将发送器与 ZYNQ 的处理系统连接，还可以从 SD 卡读取音频数据。
SPI全称为Seriel Peripheral Interface (串行外设接口)，是 MCU 中常用的外设接口。SPI 通信原理很简单，它是以主从方式进行工作，通常有一个主设备和一个或多个从设备，至少需要4根线（支持全双工）工作，分别为 MISO（主入从出），MOSI（主出从入），SCLK（时钟），SS（片选）。
1、完成32位不带进位位算术、逻辑运算实验。按照实验步骤完成实验项目，了解算术逻辑运算单元的运行过程。
Error: VHDL type mismatch error at <component_name>.vhd: boolean type does not match integer literal
今天给大侠带来的是一周掌握 FPGA VHDL Day 2，今天开启第二天，带来VHDL的基本结构，话不多说，上货。每日十分钟，坚持下去，量变成质变。
今天给大侠带来的是一周掌握 FPGA VHDL Day 4，今天开启第四天，带来状态机在VHDL中的实现。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
今天给大侠带来的是一周掌握 FPGA VHDL Day 6，今天开启第六天，带来VHDL仿真。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
这是VHDL系列教程的第一个教程。所谓教程，其实也就是记录我本人在学习过程中遇到的问题和学习内容的笔记，分享在这里供其他初学者参考，如果博客中出现任何错误或不严谨的地方，您可以在下方评论区指出来，您的反馈是对我最大的帮助，万分感谢。
谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL（Hardware Description Language，硬件描述语言），而SystemVerilog则是HDVL（Hardware Design and Verification Language，硬件设计与验证语言）。由此可见，SystemVerilog也是可以用于硬件设计的，也是有可综合部分的。SystemVerilog本身由3部分构成：
一般而言，一个testbench需要包含的部分如下： （1）VHDL:entity 和 architecture的声明；Verilog：module declaration （2）信号声明 （3）实例化待测试文件 （4）提供仿真激励 其中第（4）步是关键所在，需要完成产生时钟信号，以及提供激励信号两个任务。
实体的作用是给出实际电路的外部视图（引脚的数目，引脚的作用等），它描述了电路的封装结构。一般一个实体的结构大致如下所示：
VHDL 2008对Generic有了显著的增强，不仅可以在entity中声明generic，还可以在package和function中声明generic。同时，generic支持type。我们看一个典型的案例。
如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小，Icarus Verilog 显得极其小巧，最新版安装包大小仅有17MB，支持全平台：Windows+Linux+MacOS，并且源代码开源。本文将介绍如何使用Icarus Verilog来进行verilog文件的编译和仿真。
今天给大侠带来FPGA Xilinx Zynq 系列第二十五篇，开启十三章，讲述IP包设计等相关内容，本篇内容目录简介如下：
函数在VHDL中可以用于求值，函数的特征是多个输入，一个输出。这和普通的软件程序设计语言没有什么区别。函数定义的形式如下：
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