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【静态时序分析】如何寻找时序路径的起点与终点
缓存
今天看《集成电路时序分析与建模》中看到这么一个知识点,觉得有点意思,就记录下来,与大家一起分享。
Reborn Lee
2022-04-19
646
0
Aurora IP中选择了小端支持,但小端体现在了什么地方呢?
channel
ip
stream
aurora协议中,默认是大端模式,但可在定制IP的时候选择小端支持,如下图所示:
Reborn Lee
2021-12-08
284
0
GT Transceiver中的RX功能块简述
fpga
每个GTX/GTH收发器包括一个独立的接收器(Receiver),由一个PCS和一个PMA组成。下图显示了GTX/GTH收发器RX的模块。高速串行数据从电路板上的串口流向GTX/GTH收发器RX的PMA,进入PCS,最后进入FPGA逻辑。
Reborn Lee
2021-11-19
2.6K
0
TX Fabric时钟输出控制块
fpga
TX时钟分频器控制块有两个主要部分:串行时钟分频器控制和并行时钟分频器和选择器控制。
Reborn Lee
2021-11-15
1.4K
0
TX Polarity控制模块
解决方案
如果TXP和TXN的差分线在PCB上被意外调换,GTX/GTH收发器TX传输的差分数据就会反转。
Reborn Lee
2021-11-12
1.1K
0
GT Transceiver的TX Buffer功能块
alignment
buffer
fifo
上篇文章讲了8B/10B编码功能模块,这篇文章讲的是TX Buffer,但是在正式进入主题之前,为了内容的完整性,提一下Tx Gearbox,这是个什么?
Reborn Lee
2021-11-12
1.2K
0
TX的8B/10B编码功能
fpga
每个收发器(Transceiver)包括一个独立的发射器(Transmitter),它由PCS和PMA组成。下图显示了发射器(Transmitter)的功能块。并行数据从FPGA逻辑流入FPGA TX接口,通过PCS和PMA,然后作为高速串行数据流出TX驱动器 。
Reborn Lee
2021-11-12
969
0
GT Transceiver的回环模式
腾讯云测试服务
回环模式是transceiver数据通路的专门配置,其中数据流被折返到源头。通常情况下,传输一个特定的数据流,然后进行比较以检查错误。下图说明了一个具有四种不同回环模式的回环测试配置。
Reborn Lee
2021-11-12
1.3K
0
GT Transceiver的动态重配置端口
rpc
fpga
动态重新配置端口(DRP)允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。DRP接口是一个对处理器友好的同步接口,有一个地址总线(DRPADDR)和分离的数据总线,用于向原语读取(DRPDO)和写入(DRPDI)配置数据。启用信号(DRPEN)、读/写信号(DRPWE)和准备/验证信号(DRPRDY)是实现读写操作、指示操作完成或指示数据可用性的控制信号。
Reborn Lee
2021-11-12
1.5K
0
TX Pattern Generator功能块
腾讯云测试服务
面向对象编程
伪随机比特序列(PRBS)通常用于测试高速链接的信号完整性。这些序列看起来是随机的,但具有特定的属性,可用于测量链路的质量。GTX/GTH收发器模式生成器模块可以生成表所列的几种行业标准PRBS模式。
Reborn Lee
2021-11-12
1.1K
0
GT Transceiver的电源控制
express
GTX/GTH收发器支持一系列的断电模式。这些模式既支持通用的电源管理功能,也支持PCI Express®和SATA标准中定义的功能。每个方向的每个通道都可以使用TXPD和RXPD分别关闭电源。CPLLPD端口直接影响CHANNEL PLL,而QPLLPD端口直接影响QUAD PLL。
Reborn Lee
2021-11-04
631
0
GT Transceiver的复位与初始化(4)RX初始化和复位流程
数据分析
GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性,GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。如图所示,该分区允许RX的初始化和复位以顺序模式或单一模式运行。
Reborn Lee
2021-11-04
1.4K
0
GT Transceiver的复位与初始化(3)TX初始化和复位流程
fpga
状态机
GTX/GTH收发器TX使用一个复位状态机来控制复位过程。GTX/GTH收发器TX被划分为两个复位区域,TX PMA和TX PCS。该分区允许TX初始化和复位只在顺序模式下操作,如下图所示:
Reborn Lee
2021-11-04
876
0
GT Transceiver的复位与初始化(2)CPLL复位以及QPLL复位
fpga
CPLL必须使用CPLLPD端口断电,直到FPGA结构中检测到参考时钟边沿。在CPLLPD无效后,CPLL必须在使用前进行复位。每个GTX/GTH收发器通道有三个专用端口用于CPLL复位。如下图所示,CPLLRESET是一个复位CPLL的输入。CPLLLOCK是一个输出,表示复位过程已经完成。
Reborn Lee
2021-11-04
1.1K
0
GT Transceiver的复位与初始化(1)Transceiver复位的两种类型和两种模式
vr
状态机
在 fpga 器件启动和配置完毕后,必须对 gtx/gth 收发模块进行初始化,才能使用。
Reborn Lee
2021-11-04
1K
0
GT Transceiver中的重要时钟及其关系(10)RXOUTCLK的来源及其生成
fpga
RX时钟分频控制块有两个主要部分:串行时钟分频器控制和并行时钟分频器和选择器控制。时钟分频器和选择器的细节见图。
Reborn Lee
2021-11-04
1.7K
0
GT Transceiver中的重要时钟及其关系(9)RXUSERCLK和RXUSER_CLK2的生成
fpga
USRCLK以及USRCLK2必须成双成对,由之前讲到的TXUSERCK以及TXUSRCLK2,那TX端必须有对应的结构,与对应的时钟RXUSRCLK以及RXUSRCLK2.
Reborn Lee
2021-11-04
1.2K
0
GT Transceiver中的重要时钟及其关系(7)TXUSRCLK以及TXUSRCLK2的产生
data
int
width
根据TXUSRCLK和TXUSRCLK2的频率,有不同的方式可以使用FPGA时钟资源来驱动TX接口的并行时钟。
Reborn Lee
2021-10-20
1.3K
0
GT Transceiver中的重要时钟及其关系(6)TXUSRCLK以及TXUSRCLK2的用途与关系
fpga
首先是框图的最右边FPGA TX Interface,即FPGA TX接口,它是FPGA通往GT Transceiver TX数据通路的通道。
Reborn Lee
2021-10-20
724
0
GT Transceiver中的重要时钟及其关系(3)多个外部参考时钟使用模型
上篇文章:https://reborn.blog.csdn.net/article/details/120734750
Reborn Lee
2021-10-20
1.5K
0
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