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Vim的基本使用方法

编辑器工作入门 split vim

vim分两种，一种是命令行的，就叫vim，绝大部分linux默认已经安装。还有一种是带图形界面的vim，也叫gvim。可以通过which来确认：

2024-02-23

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Vim之父离世，还不会用Vim的要赶紧学了

vim 编辑器命令行入门设计

vim分两种，一种是命令行的，就叫vim，绝大部分linux默认已经安装。还有一种是带图形界面的vim，也叫gvim。可以通过which来确认：

2023-08-31

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用PyQt5做图形界面（二）文本组件：QLabel、QLineEdit、QTextEdit

html 编程算法

今天介绍文本相关的三个组件：QLabel、QLineEdit、QTextEdit。

2023-02-17

2.4K0

用PyQt5做图形界面（一）Hello world

PyQt是Python版本的Qt库，是最常用的跨平台图形界面编程框架之一。代码不用修改，就能同时运行在windows、linux、ios、andriod等平台。因此，对芯片设计行业来说，既可以用来开发大型EDA工具（通常用Qt的C++库），也可以用来开发公司内部的flow工具，还可以用作应用工程师的测试工具。所以，今天，以Linux平台为例，来介绍一下Python Qt的基本用法。

2023-02-17

1.4K0

用Python Django建一个issue跟踪管理网站（一）Django的安装和使用

网站 django python

本文以issue跟踪管理网站为背景介绍Python Django的安装和使用方法。

2023-02-17

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【innovus】fab回复说“我们不提供ict/captable”

ascii diff header layer share

最近用到一个新工艺，找了一圈发现只有icc的tluplus文件，却没有innovus的captable。咨询fab，却回复说“我们不提供ict/captable”。

2022-12-06

1.4K0

逻辑综合的流程和命令

verilog vhdl 前端设计

综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目，或者较新工艺的面积和时序的评估。因此，前端设计工程师掌握逻辑综合的流程和相关EDA工具是必须的技能，可用来评估和提升设计代码的质量。

2022-12-06

5010

【Innovus】记录后端的一些小心得

abstract clock grid import route

当pin宽度等于最小线宽且不与grid对齐时，可能会引导起iobuf与pin不route。

2022-12-06

2K0

静下心来做芯片

硬件开发企业

之前写了一篇文章《分享几个职业生涯中的问题的思考》，谈了求职工作中遇到的一些问题。今天继续聊一些技术以外的话题。

2022-12-06

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SOC中的SDC约束正变得越来越庞大和复杂，我们该如何应对

ip macros sign 设计

SOC设计变得越来越复杂，成本越来越高，设计和验证也越来越困难。设计尺寸、众多的IP、先进技术节点、时钟和时钟域数量的增加，以及multi-mode/multi-coner组合中为时序收敛造成设计约束变得越来越复杂。为高效的应对复杂的设计约束，需要一个完整的产品来生成、管理，整合和验证与静态时序分析引擎相关的设计约束，以确保设计的正确性。

2022-12-06

2.4K2

用python实现网表分模块统计面积

python 编程算法

虽然dc也有report_area -hier命令来报告各级模块的面积，本python方案看似有点造轮子，但还是有一定的便利性。一、不受网表类型的限制，综合网表、DFT网表、APR都可以。二、可以过滤面积小于指定值的小模块，比如工具自动插入的ICG模块。三、还可以根据面积占比做排序，方便分析面积的瓶颈。

2022-12-06

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用python实现分模块按cell类型统计cell个数并降序排列

编程算法正则表达式 python

有同学想看看综合网表里某模块里and、or、inv等cell的个数，谁最多谁最少。虽然用dc的各种命令组合也可以实现，但今天我们用python来实现。

2022-12-06

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GNU sed实例教程

linux 正则表达式

官方的定义是非交互的命令行文本编辑器。而我觉得描述成“行内文本插入、删除、替换的小工具“更容易理解。

2022-12-06

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【从零开始数字IC设计】002 认识常用的门级电路（NAND2）

标准单元库是数字集成电路的积木，是复杂电路和系统的基础。今天我们来认识一下其中的几个常用门级电路。

2022-06-21

3.4K0

cadence genus版的综合脚本

core pdf riscv set ui

在《把riscv core代码变成网表最少需要几步》里，写过synopsys dc版本的脚本例子。今天我们再来写个cadence genus版本的综合脚本。为了简单说明，只做了worst corner，可以满足大部分老工艺的综合。

2022-06-21

2.8K0

【从零开始数字IC设计】001 反相器的verilog设计

反相器，是数字集成电路最基本的电路之一。由一个pmos和一个nmos组成，输入信号IN接到pmos和nmos的栅极，输出信号OUT由漏极引出，如下图。

2022-06-21

2.5K0

厌倦了sv/uvm？来看看用python写验证环境

makefile python node.js

本文介绍了cocotb的安装、python tb文件的写法、用xrun仿真cocotb的脚本等，我们来看看体验如何。

2022-06-21

2K0

dc约束中的multi scenarios（多场景）

腾讯云测试服务

我们在做MCU芯片的时候，经常遇到PAD复用。有一种情况比较特殊：一个PAD在一个场景下用作时钟输入，另一个场景下用作数据的输入。

2022-06-21

1.2K0

把riscv core代码变成网表最少需要几步

github https git 网络安全开源

逻辑综合其实可以很简单，下面以github上一个riscv core cv32e40p的代码（https://github.com/openhwgroup/cv32e40p）为例介绍一下怎么从零开始做综合。

2022-06-21

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【手把手系列】：芯片设计中的Makefile简明教程

makefile 编程算法 shell http

Makefile可以根据指定的依赖规则和文件是否有修改来执行命令。常用来编译软件源代码，只需要重新编译修改过的文件，使得编译速度大大加快。

2022-04-28

1.8K0

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