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仿真时间（simulation time）
前面我们一起探讨了“如何制定高效的验证方案”，方案和战略有了，便到了具体执行。执行的第一步，即是验证平台的搭建和冒烟测试，本篇我们就一起聊聊，高效的搭建验证平台...
通过本篇文章主要想送给广大验证初学者和爱好者2件礼物：“一条鱼”和“一只鱼竿”。希望大家连吃带拿，开开心心地。
我们在做项目过程中，常常听到“对齐”这个词，“对齐”简单理解就是某个量值可以被某个颗粒度整除。
好的，Jerry给你讲一个小明的验证故事，看看如果给随机“换了一身衣服”，你还是不是真的认识它。
随着设计复杂度和规模增加，验证平台复杂度跟着增加。验证平台的仿真速度问题成为验证过程中一个重要问题。
先问大家一个隐私习惯，吃茶叶蛋的时候，你会先磕破鸡蛋比较小的那一端，还是比较大的那一端？
众所周知，目前IC验证行业使用最主流的语言是SystemVerilog，这个语言有一个重要特点就是它是面向对象的语言。对于面向对象的语言，想要把代码写得更“牛逼...
在工程项目中，不管是小到模块级验证，还是大到系统级验证，都有一项不可缺少的feature，那就是中断。
前面我们探讨了接到验证任务后的行动以及前期如何进行高效的学习，当有了对验证对象的充分理解和学习之后，我们就可以进行验证feature（即验证的测试点）的提取了。
当我们在创建动态仿真case时，使用命令行参数可以非常方便地控制DUT和TB的行为，比如配置寄存器、控制激励的发送数量、打开或关闭某些scoreboard等。
前面我们讲了贯穿整个工作始终的提问之道，今天我们一起探讨接到验证任务、以及验证前期如何高效的学习。
Hello everybody，我们接着上期的Process（1）-产生进程的方式（点击跳转）继续讲解SystemVerilog中对于process的多种控制方...
动态仿真是芯片前端验证最常见的手段，通过给DUT施加激励，然后检查输出结果或者内部行为，确保DUT功能和性能的正确性。
1.按顺序看。本文以带入探究的方式进行，而不是直接摆出结论，即每一个小节都以问题导入，进而触发新的问题，层层铺垫递进直至深刻的理解相关细节。
Hello，everybody，本期由黄鸭哥给大家带来验证干货，猜猜这次会给你们带来什么干货呢。
在用SystemVerilog码代码的时候，经常会遇到逻辑和算术运算表达式，除了之前提到的运算符优先级问题，还有一个头疼的问题就是符号位扩展。
Q哥在上一篇文章uvm_info高级技巧（1）中，跟大家聊了如何屏蔽那些刷屏的uvm_info信息。
有时候，我们需要知道我们的module，interface或者class中用到的timescale对应的单位和精度，这个时候我们怎么办呢？
在UVM中，有几个和“name”有关的“小”函数， 如get_name(), get_full_name(), get_type_name() ，set_nam...
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