IBM与Lam Research联手推动芯片制程突破1nm

IBM与Lam Research宣布达成一项为期5年的合作协议，共同开发用于将逻辑芯片制程推进到1nm以下的材料和制造工艺。该项目将采用高数值孔径（High NA）EUV光刻技术以及Lam的Aether干式光刻胶技术，研究工作将在IBM研究院纽约奥尔巴尼纳米技术中心进行。

这两家公司已合作超过十年，曾共同参与7nm工艺开发、纳米片晶体管架构以及早期EUV工艺集成等项目。作为这一持续合作的一部分，IBM于2021年发布了据称是全球首颗2nm节点芯片。根据新协议，合作重点将转向验证纳米片和纳米堆叠器件架构以及背面供电技术的完整工艺流程，所使用的设备包括Lam的Kiyo和Akara刻蚀平台、Striker和ALTUS Halo沉积系统，以及Aether干式光刻胶。

传统的EUV光刻技术依赖于化学放大光刻胶，这是一种湿法工艺材料，难以满足高数值孔径EUV光刻机对更严格公差的要求。相比之下，Lam的Aether技术采用干式光刻胶，通过气相前驱体沉积而非旋涂方式成膜，并使用等离子体干法工艺进行显影。

Aether的金属有机化合物比传统碳基光刻胶材料多吸收3-5倍的EUV光线，这降低了每片晶圆曝光所需的剂量，并有助于在先进制程节点保持单次曝光成像，无需采用成本更高的多重曝光技术。今年1月，Lam宣布Aether已被一家领先的存储芯片制造商选为其最先进DRAM工艺的生产记录工具，但未透露该制造商的具体名称。

IBM研究院纽约奥尔巴尼纳米技术中心

根据联合声明，此次合作旨在实现高数值孔径EUV图案能够高良率地可靠转移到实际器件层，并加速行业对高数值孔径EUV在下一代互连和器件图形化中的应用。在图案转移的良率问题上，Lam的Aether干式光刻胶技术相比传统湿法工艺具有优势，因为曝光和刻蚀之间的步骤更少，意味着在更精细的几何尺寸下，图案劣化的机会也更小。

与此同时，纳米片晶体管通过堆叠多层薄硅片来增加驱动电流，而无需扩大器件尺寸。双方团队将针对纳米片和纳米堆叠器件构建并验证完整的工艺流程，同时推进背面供电技术——该技术通过晶圆背面传输电力，从而将正面互连层释放出来用于信号布线。

这些能力共同旨在实现高数值孔径EUV图案能够高良率地可靠转移到实际器件层，并为未来逻辑器件的持续微缩、性能提升和可行量产路径提供支持。