Speedcore eFPGA数据手册——第一章 概述

尊敬的工程师朋友们，

正值云计算、大数据、人工智能、区块链、智慧城市、智能汽车、新一代数据通信和移动通信快速发展之际，一大批面向全新应用的高端芯片将以ASIC或者SoC的方式不断涌现，比如数据中心或其他互联网基础设施的加速芯片、比特币矿机核心芯片、基于人工智能和边缘计算的安防等各类应用核心芯片、智能汽车和ADAS等应用数据融合处理芯片、5G标准实现和基础设施芯片等等，这些新的芯片将给广大的集成电路设计公司带来诸多机会。与此同时，这些解决方案都有一个共同点，即采用FPGA或者FPGA逻辑阵列来进行数据处理硬件加速，以及应对标准或者技术规范（如自动驾驶安全规范）的不断演进。在设计时即将FPGA逻辑阵列植入到ASIC或者SoC的嵌入式FPGA（eFPGA），正在成为未来诸多高端芯片的重要设计组成部分。

Achronix作为业内唯一提供Speedster系列高端FPGA芯片、Speedcore嵌入式eFPGA、Speedchip定制FPGA晶粒及其他器件多晶粒合封、ACE开发工具的厂商，可以帮助芯片设计公司在开发过程中实现前所未有的效率与速度。例如，在开发新一代搭载Speedcore eFPGA的ASIC或SoC的同时，芯片设计公司即可以基于Speedster FPGA芯片来开发和验证应用，或者采用Speedchip多晶粒合封的方式，与其用户展开系统初步设计和调试；而一旦搭载Speedcore eFPGA的ASIC或SoC流片成功量产，即可与客户进行系统的优化从而在性价比、功耗、体积与空间占用方面形成全面的优势。

为了便于工程师朋友们评估Speedcore eFPGA产品，现将该产品的数据手册提供给大家参考。如有任何需求或者疑问，欢迎随时与我们联系。同时，点击“阅读原文”可以了解关于Speedcore eFPGA的更多、更详细信息。

Speedcore eFPGA数据手册

第一章 概述

Speedcore eFPGA介绍

Achronix的Speedcore™嵌入式FPGA（eFPGA）架构包括查找表、存储器和DSP构建单元模块，他们采用模块化结构设计，允许客户定义其终端系统所需的任何数量的资源。

Achronix为客户提供GDSII格式的Speedcore IP，以便将其集成到他们的ASIC中；公司还提供Achronix ACE设计工具，用于将客户的设计编译到Speedcore eFPGA中。

功能摘要

由于Speedcore eFPGA是一种嵌入式IP，它不包含可编程的I /O -它被设计为完全被最终用户的ASIC所包围（见下图）。

图1 嵌入式Speedcore

功能

客户通过选择下列每种资源的使用数量，来定义其Speedcore eFPGA的功能：

逻辑- 4输入查找表（LUT），加上集成的宽多路复用器功能和快速加法器

逻辑存储器-每个存储器单元块最多达4 KB

单元模块存储器-每个存储单元块最多达20KB

DSP64 -每个单元模块有一个18×27乘法器、64位累加器和27位预加法器

每种类型可用资源的最小和最大相对可用数量受到若干设计规则的约束，客户将他们的需求提交给Achronix，然后Achronix将依照设计规则制定Speedcoree规格，并生成文档发回给客户，该文档将为客户定义其Speedcore eFPGA的确切资源数量。

工艺技术

Speedcore eFPGA可以用任何数字工艺技术来生产。如果客户需要Speedcore IP用于Achronix当前不支持的工艺技术和金属栈上，Achronix将收取一个工艺技术移植费用。请直接联系Achronix以获取当前支持的工艺技术和金属栈列表。

电源

Speedcore eFPGA需要三个外部电源：

VDDL -可编程逻辑阵列结构需要的电源轨。

VCFG -用于内核里配置单元（cell）的电源轨。

VDD-为内核的ASIC边界环提供数字电源的电源轨。

有关电源连接和电源轨共享的详细信息，请参阅Speedcore电源用户指南（UG066）。

配置接口

客户可以选择如下所列配置接口中的一个或者多个：

JTAG

并行CPU（×1，×8，×16，×32，×128数据宽度模式）

串行闪存（1或4个闪存器件）

IP命名法

为了便于识别，每个Speedcore配置都有一个唯一的组件编码，它基于以下命名法则：