在使用有限状态机和32x32乘法器执行指数运算(a^b)的模块上运行测试工作台时，我在有限状态机输出的波形(update_counter、busy、update_prod)上遇到了奇怪的危险。为什么会发生这种危险？ 乘法器模块经过测试，工作正常，危险与FSM危险密切相关： ?
浏览 18提问于2021-01-05得票数 0
在运行模拟之后，我需要从SystemVerilog数据结构中提取一些值。我希望在不更改SystemVerilog代码的情况下做到这一点。下面是我在Synopsys DVE环境中使用的TCL脚本示例，用于将特定的SystemVerilog信号添加到DVE波形中。我需要写同样的东西，但是我需要使用TCL“but”(它的工作方式类似于C printf或Verilog $display)来打印信号值，而不是向波形中添加信号：
浏览 32提问于2018-08-22得票数 0
我想在我的SystemVerilog测试台上调用questa sim命令，比如add wave，add list，write listadd wavemain_pane.list.interior.cs.body /home/simulation/top/example.lst
但是当我从系统verilog时，上面的操作就不起作用了，我必须从工具中手动完成或者我可以从我的系统v
浏览 3提问于2016-06-20得票数 1
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我正在开发一款游戏，在这款游戏中，我想要产生一波又一波的敌人。在每一波敌人中，我从不同的产卵点产卵。例如，我有6个产卵点，第一波敌人从第四个点产生，第二波从第一个点产生，依此类推。我写了一个代码，让我产生一波又一波的敌人，但我的问题是，它会从第一波敌人的所有6个产卵点产生敌人的浪潮。
当我点击play时，我有来自6个产卵点的敌人波，而不是每个波的一个产卵点。
浏览 1提问于2014-12-09得票数 0
我试图用irun探测systemverilog信号。当我在googling上搜索的时候，我遇到了一个例子，将wave转储为下面的内容。initial begin en
浏览 3提问于2017-12-01得票数 0
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在约西的手册里我读过
-sv2005 -sv2009 -sv2012C.113 read_verilog -从Verilog文件读取模块
这里有简明扼要<
浏览 4提问于2019-12-19得票数 1
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VIM中的自动完备系统VIM
、、、、
我使用VIM作为SystemVerilog的编辑器。我有三个问题。1.如何在VIM中启用Systemverilog文件的自动完成功能？？2.如何自动缩进VIM中选定的部分？我使用在VIM中为Systemverilog创建的插件
浏览 3提问于2014-09-16得票数 3
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我试图在SystemVerilog源代码中声明一个动态数组，但得到的错误如下：
module sv1;
什么是可能的问题？
浏览 1提问于2015-04-16得票数 0
我正在使用v10的Icarus，Windows8.1，并且在编译一维数组时遇到了困难，例如： 0, 21840, 43680,};localparam [1:0] B[0:5][0:2] = {什么是错的，我如何纠正这个荒谬的错误
浏览 3提问于2017-06-02得票数 1
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在Verilog中有没有什么构造可以和SystemVerilog的typedef相媲美呢
我知道在SV中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道typedef在Verilog标准(即Verilog-1995)中并不存在。但有没有可能以某种方式绕过它？
浏览 0提问于2016-02-16得票数 0
现在我正在尝试实现systemverilog教程，
特别是，我指的是SystemVerilog的开关教程。有人知道如何从SystemVerilog中的有序端口列表更改为命名有序端口列表吗？
浏览 7提问于2016-02-22得票数 1
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我正在使用官方统一教程的空间射击游戏，我在其中的一部分，在一定的延迟在波浪中产生一定数量的危险的能力被引入。 yield return new WaitForSeconds(waveWait); }我需要使用哪些命令来增加
浏览 0提问于2015-06-17得票数 0
请帮助我理解SystemVerilog.中虚拟类的需求
对于抽象类，我们可以在SystemVerilog中使用接口。这两者有什么不同？
浏览 3提问于2016-06-07得票数 0
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在systemverilog模拟器(Ius/cadence、Questa/Mentor或VCS/Synopsys)中，您通常希望看到波形中的systemverilog类变量。有没有办法做到这一点？
浏览 5提问于2016-10-11得票数 0
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我知道可以通过Verilog编程接口(VPI)更改信号和变量的值。也可以通过在命名事件上执行vpi_put_value(...)来触发命名事件。
是否可以调用函数或启动任务？
浏览 4提问于2016-05-22得票数 1
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我正在尝试理解如何在Verilog中创建一个C++测试平台来驱动对DUT的刺激。假设我有一个简单的场景：module tb_top();
is_ready = true;
浏览 3提问于2015-10-19得票数 0
我知道SystemVerilog允许您通过将接口声明为“虚拟”来保存对SystemVerilog类中的接口的引用。总线，是否也可以将模块声明为“虚拟”，以便在SystemVerilog类中保存对模块的引用？接口的繁琐，只使用来自SystemVerilog类的旧的verilog-95风格的BFM？我只是认为如果你的DUT是用VHDL语言编写的，那么
浏览 0提问于2020-02-29得票数 0
我相信SystemVerilog在编码中是一个更高层次的抽象。是否可以将SystemVerilog模块与verilog模块进行接口？在尝试集成它们时，它们有哪些方面应该牢记在心？
浏览 2提问于2014-02-19得票数 0
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谁能帮我在tagbar vim插件中添加systemverilog语言支持？我试过下面的方法，但对我不起作用2) mkdir ftplugin到~/.vim并从添加systemverilog.vim下面是ctag的一些输出。systemverilog
浏览 5提问于2014-03-07得票数 3
我正在为大学学习SystemVerilog。我在Visual代码中安装了用于语法突出显示的扩展: SystemVerilog、Verilog/ SystemVerilog /SystemVerilog(扩展名)。我安装了编译器Icarus并将地址插入到环境变量(PATH)中。result [7:0];试图运行它，但它给了我一个错误：
Module end
浏览 2提问于2021-01-30得票数 1
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