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我正在用VHDL设计一个停车场门。当我使用Quartus VWF文件模拟它时，我得到了未知的值(X)，但我不知道为什么。
基本上，您只需验证您的卡(Sin)和大门打开10秒。
浏览 5提问于2016-03-22得票数 1
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我在这个项目中使用了DE10-LITE和VHDL，这个项目有一个50 Mhz的默认时钟，我正在查看quartus中的"ALTPLL“，但是我找不到将我的时钟设置为100 LVDS的选项，我在一些论坛上确实找到了”在LVDS模式下设置PLL“的功能，但出于某种原因quartus不让我激活它。
浏览 11提问于2022-07-09得票数 0
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[file join $::quartus(qip_path) "file_1_test_1_qip.vhd"]set_global_assignment -name VHDL_FILE [file join$::quartus(qip_path) "file_3_te
浏览 8提问于2016-08-19得票数 1
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我是VHDL的新手。我想创建一个异步工作的边缘检测器(不使用时钟信号)。 为此，我使用了一个简单的示意图： ? 在Quartus II (Altera/Intel)中，我有这样的代码： --------
process (MyInput)
浏览 112提问于2019-03-25得票数 1
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我正在尝试将一个50 VGA的时钟降低到25.175 VGA，以便在VGA控制器中使用。我已经有了一个时钟分频器，但每当当前时钟速度和所需时钟速度的结果分频不是整数时，就会遇到减慢时钟的问题。END IF; END Behavior;
我在谷歌上搜索，发现使用REAL数据类型将允许您使用小数，但当我将使用的变量更改为REAL时，Quartus给出错误：Error (10414): VHDL Unsupported Fea
浏览 3提问于2012-06-18得票数 3
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我在这段代码中有4个错误：begin begin
Q <= guarded D after tpl; -- errorHDLParsers:1024 Guarded unsupported in signal assignment.
浏览 5提问于2015-11-26得票数 1
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我在使用Altera的Quartus II时遇到了一个问题。在VHDL课程中，我有一个关于VHDL变量与信号行为的问题。该理论认为VHDL变量会立即获得新值。另一方面，信号的新值需要延迟。但这不是我使用Quartus工具时发生的事情。我出乎意料地得到了两个相同的结果。我不知道为什么会发生这种情况，请告诉我？？
浏览 0提问于2015-04-10得票数 0
请安装Quartus II安装程序中包含的ModelSim-Altera，或者通过选择“模拟>选项> Quartus II模拟器”来使用Quartus II模拟器。
Running quartus eda_testbench
>> quartus_eda --gen_testbench --check_outputstool=modelsim_oem --format=verilog grindar -c g
浏览 4提问于2015-09-14得票数 9
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错误是：
Error (10500): VHDL syntax error at alu.vhd(27) near text "when"; expecting ";"
浏览 2提问于2016-01-06得票数 1
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我正要从Quartus的VHDL项目中的文件中创建一个新的wave，但我在该位置的验证部分找不到波形类型。我使用的是Quartus的网络版。
浏览 1提问于2015-03-25得票数 1
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请参阅下面的vhdl代码。others => IR<=x"aa01";end process;I Start Compilation & Simulation in Quartus
浏览 0提问于2016-01-11得票数 2
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我对VHDL很陌生，我想设计一个基于T输入的切换和改变Q的T触发器，下面是我所拥有的use IEEE.STD_LOGIC_1164.ALL; Q <= not Q when T = '1';end process;但是每次我在Quartus提前感谢
Info: ************************
浏览 8提问于2021-12-05得票数 0
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想知道需要在Quartus II中编写哪些可综合的VHDL代码才能使用，使用库。注意，该库已经由Megacore向导生成。我是一个完全初学者的FPGA和VHDL所以，抱歉，如果这是显而易见的。
浏览 3提问于2017-03-29得票数 0
这肯定是VHDL新手中最常见的问题，但我看不出我做错了什么！这似乎符合我在适当的状态机设计方面看到的所有习惯用法。我是在Altera Quartus 9.2中编译的，这是有价值的。实际的错误是：ENTITY spi_state_machine IS spiclk_internal
浏览 2提问于2011-05-13得票数 4
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我在的Quartus II 9.1中读到了VHDL中的位加法器。首先，我根据指南添加并编译了1位加法器，使其工作正常。在此之后，我添加了其他的VHDL来测试它。这是1位加法器的测试平台：-- 1-bit Adder Testbench
wait for 40 ns;
END TEST;
浏览 4提问于2015-07-14得票数 1
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我知道如何在Quartus II中生成PLL组件并在框图中使用它，但如何在下面的VHDL代码中将CLKOUT连接到GPIO引脚？
浏览 1提问于2014-01-30得票数 1
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我试图模拟我的VHDL文件，但遇到以下错误：# # # ** Error: VHDL Compiler exiting/DE2_TOP_run_msim_rtl_vhdl.do line 8
# c:/alte
浏览 0提问于2013-01-27得票数 1
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我想在VHDL文件中生成高级VHDL块之间所有信号连接的列表。
例如，这就是Quartus的RTL查看器所做的事情，但它是以图形方式进行的。有没有办法用Quartus或其他VHDL工具做到这一点？
浏览 4提问于2010-11-04得票数 1
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在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。问题：如何设置Quartus或ModelSim以查看我的顶级文件和 Altera实例？
浏览 2提问于2016-05-18得票数 1
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我目前正在尝试使用Quartus 18.0IP目录建议导入一个UART RS-232块来设置这个串行接口。我已经设置了时钟域和输出引脚(使用数据表到DE0-CV板)，但是当我试图通过按"Generate .“来完成UART设置时我知道这个错误：
错误: rs232_0:输入时钟频率必须在生成时知道。我如何告诉Quartus我的时钟频率，以便它可以生成我的UART模块，没有错误？
浏览 0提问于2018-07-15得票数 2
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