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我对SPI非常熟悉；Linux内核提供了一个API，用于声明SPI总线和设备，并根据标准的Linux驱动程序模型管理它们。您可以在这里找到结构spi_master的描述：但是
浏览 6提问于2013-07-05得票数 4
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(请考虑在上述问题中连结的纸张)因此，如果接口信号被声明为连线，我如何处理这个场景。一般情况是vif.cb.opcode <= value; @(vif.rst);
vif.cb.opcode <= init_value
浏览 0提问于2015-01-03得票数 1
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我正在做一些VHDL代码，将使用(在FPGA上)读取一个16位数字信号，做一些处理，然后写出16位处理的信号。目前它已经设置好了，所以它应该每10个时钟周期读取一次输入，在下一个时钟周期上做一些处理(目前它什么也不做，只输出输入)，然后增加其余8个时钟周期的计数器。如果处理需要超过一个时钟周期来完成(它会这样做)，它会一直持续到它完成，并停止计数器增量直到它完成？或者计数器在处理信号</em
浏览 3提问于2016-05-24得票数 0
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我正在查看一些指针，以了解Linux内核如何实现各种硬件时钟的设置。这主要与设置LCD、UART等硬件功能将使用的各种时钟有关。例如，当Linux启动时，它如何处理为UART或USB设置时钟。我查阅了针对我的特定系统的硬件参考手册，并编写了一些代码来监控/修改我感兴趣的外围设备的信号/引脚，例如，从命令line.Now打开/关闭它们这些时钟/信号的集合一起控制peripheral.The人力资源
浏览 2提问于2011-07-02得票数 12
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我正在Xilinx Zynq芯片的可编程逻辑上运行的一个verilog模块中生成特定的信号(数字脉冲)。信号很快，时钟大约200 with。我还运行了一个简单的linux和framebuffer Qt接口，以便以后控制我的应用程序。
我如何采样我的信号，以便在我的Qt应用程序中制作类似示波器的界面？我需要使用什么才能在这样的时钟频率下采样足够的数据？如何将其与内核模块或mmap一起传递给Qt？
浏览 4提问于2016-06-06得票数 0
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如何处理来自同一来源的时钟产生的多时钟设计信号？例如，一个时钟域是25 the，另一个是100 the，我如何处理从25 the到100 the以及从100 the到25 how的数据总线？不想使用AFIFO通过任何其他简单的CDC方式来处理它？
浏览 6提问于2017-06-10得票数 0
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我的主板运行的是ARM Linux。它将有一个GPIO连接到输入信号，该输入信号以不同的脉冲宽度但相同的周期对信息进行编码。假设周期为10ms，2ms (高)脉冲将呈现0，5ms脉冲将呈现1。在Linux、用户空间或内核空间，如何对这种连续的脉宽移位信号进行采样？如果它是一个裸露的MCU，我知道我可以使用具有脉冲宽度测量模式的硬件时钟。但是我没有在Linux上找到相关的信息。
浏览 11提问于2020-10-10得票数 0
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我需要使用Qsys上的nios处理器在我的板上显示来自GPIO引脚的移位信号。输入信号将是来自外部源的时钟信号。问题是，我不知道如何用C(在Eclipse上)编写程序，在示波器上播放延迟的时钟。
浏览 15提问于2022-07-06得票数 0
Linux/Unix/Posix是否为用户空间应用程序提供API来访问单调递增的时钟，精度从厘米到毫秒？
在Linux上，/proc/uptime提供了系统启动秒数的浮点数的基于字符串的表示。gettimeofday(2)不提供单调递增的时钟。我可以在ITIMER_REAL时间域中使用getitimer(2)，将计时器设置为从(平台相关)最大值开始，并忽略生成的信号，但根据手册页，计时器最长可运行约100天，这比我预期的运行时间要短。
浏览 3提问于2008-10-17得票数 11
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我在ARM PC上安装了Xenomai (Xenomai2.5.6- Linux Kernel 2.6.35.9)，我需要读取10 kHz的时钟信号。该信号被电连接到我的一个GPIO，它被映射到一个系统文件。我来自电子工程背景，在那里我总是被告知不要异步处理同步信号(如时钟信号)，以及读取文件(即我的同步信号)。信号)使用可能会根据CPU/系统负载引入抖动的周期性任务，看起来不是一种好方法。
浏览 9提问于2013-04-26得票数 1
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第一和第三是实际信号，第二和第四是它们各自的时钟信号，即它们要么是0，要么是1。但我希望时钟信号的高度要比实际信号小。相应的时钟信号应该刚好低于实际信号。我要总结一下我的要求：
有人能帮我吗？提前谢谢。
浏览 0提问于2015-11-13得票数 1
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FPGA系统中的同步与异步重设
、、、、
该模块使用时钟分频器模块进行时钟锁定，该分频器模块获取系统时钟，并将较低的频率输出到系统的其余部分。我遇到的问题是，当复位信号变低时，分频器会重置，因此其他模块依赖于停止的时钟-因此其他模块不会注册重置。另一种解决方案是，时钟分配器根本无法复位，因此时钟永远不会停止，所有模块都会正确地重置。然而，这意味着时钟分配器寄存器不能初始化/重新初始化到一个已知的状态--我被告知这将是一个大问题，尽管我知道您可以在模拟中使用:= '0
浏览 9提问于2015-12-03得票数 0
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以编程方式访问图形卡时钟
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可以使用windows应用程序中的图形卡时钟吗？更具体地说--是否可以以某种方式使图形卡发送时钟事件的中断(滴答？)然后从软件上连接到它上？
我想说的是，个人电脑时钟不好。精密时钟花费了很多钱，而且当涉及到colo (GPS信号不存在，原子钟花费一只手臂和一条腿等等)时，它们是很困难的。我读到新显卡上有精确的时钟。所以我马上就想--我能用它们来精确地同步我的应用程序吗？或者是音频卡.请回答这个问题-我可以连接到一个图形/音频卡内部时钟，而不是windows与<
浏览 2提问于2012-01-27得票数 0
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有一个测试平台环境，我正在做一些测试，我注意到在波形中，如果我从rtl层次结构中提取输入到rtl的特定信号，并从驱动器时钟块提取相同的信号，我看到rtl层次结构中的信号与驱动时钟块层次结构中的相同信号相比延迟了一个时钟，而如果我提取从rtl层次结构中的rtl输出的波形中的信号，并且在监视器时钟块层次结构中提取相同的信号，我看到监视器时钟块层次结构中的相同信号延迟了一个周期。监视器<
浏览 14提问于2021-03-16得票数 0
你能告诉我8086微处理器中测试引脚和就绪引脚的区别吗?因为它们都是处理等待指令的。READY:是来自寻址的内存或I/O设备的确认，表示它将完成数据传输。来自存储器/IO的READY信号由8284A时钟发生器同步以形成READY。此信号为有效高电平。8086就绪输入未同步。如果未满足设置和保持时间，
浏览 11提问于2018-02-21得票数 1
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我正在使用Ethernut2.1B，我需要一个C程序，它在定时器1的输出B上输出时钟信号，另外在输出OCIB上输出时钟信号。时钟信号的频率应为1.0 kHz。
有人知道这是怎么做到的吗？
浏览 0提问于2013-04-05得票数 1
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我试图创建一个时钟，它只持续10个时钟周期从一个100 MHz信号。时钟将从脉冲信号中激活。-Every时间脉冲信号为1 clock2，跟随100 MHz clock1，共10个周期
我在用VHDL语言工作。
浏览 5提问于2012-09-20得票数 0
我有一个10 MHz的高速时钟连接到处理器的TIM4输入捕获引脚(ch.3)。我想验证时钟是否以10 MHz的速度运行，并捕获处理器的输入。我用输入捕获模块对处理器进行了编码，它在较低频率(大约1 kHz左右)下工作得很好。一旦我开始将频率提升到MHz范围，处理器就开始错过中断，因此给我的频率是错误的。我的外部时钟为8 MHz，内核时钟为72 MHz，因此我可以想象我可以读取10 MHz信号。有什么想法吗？
浏览 0提问于2014-06-05得票数 4
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