Reactor 与 Proactor 模型是近几年技术领域频频提到的两个设计模式，那么，究竟什么是 Reator，什么又是 Proactor，他们之间有什么异同呢？ 本文就来详细介绍一下。
IRIG-B(inter-range instrumentationgroup-B)码是一种时间同步标准，通常用于精确的时间测量和数据同步，广泛应用于电力、通信、航空等领域。
最近几个项目组的团队进行沟通，有APP交付组的，也有嵌入式设备的交付组，还有云端开发的交付组。几个组一起实现一个涉及APP / Device / Cloud 功能开发，开完讨论会之后，如何用一张图画出整个讨论出结果的逻辑图。
W25Q64是一颗SPI接口的Flash存储芯片，是华邦W25QXX系列里的一个具体型号，这个系列里包含了W25Q16，W25Q32，W25Q64，W5Q128等等。编程代码逻辑都差不多，主要是容量的区别。
a. 数字的进制：熟悉二进制、八进制、十进制、十六进制换算，BCD，格雷码转换 b. 逻辑运算：与，或，非。 c 组合逻辑电路：3-8译码器，编码器，比较器，加法器，理解竞争与冒险 d. 时序逻辑电路：RS触发器，D触发器，计数器 e. 存储器：ROM，RAM
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首先,我们要了解IO模型先要知道在底层操作系统是通过哪些设备来实现数据的传输,其次要了解IO模型中哪些是发生阻塞调用操作,然后有了上述的基本认知之后,开始来了解IO模型是如何演进,最后通过IO模型的演进我们要辨别IO模型中的关键术语联系与区分,上述的思维导图囊括以下要分享的知识点!
最近在学习MIPI接口的LCD驱动开发与调试，这里我主要用的是MIPI-DSI接口，它学习起来真的是太复杂了，特别是对于我这种很久都没写驱动来说更是头疼，但是头疼归头疼，工作咱们还是要完成的，那就只能硬着头皮往下肝吧！
Verilog语言与软件语言最大的区别就是，因为它是用于描述电路的，因此它的写法是非常固定的，因为电路的变化是非常有限的。学习Verilog的时候，很多时候我们并不是在学习这门语言本身，而是学习其对应的电路特征，以及如何对这个电路进行描述。如果心中没有电路，那么你是不可能写好Verilog的。
最近做的项目有这样一个需求：从FLASH读取数据后进行显示、发送、本地SD卡存储，显示部分是显示在串口屏上。这个需求乍一看其实还不难实现，但是如果要从FLASH中读取的数据量很大，远超过MCU的内部RAM容量怎么办？其实，可以分多次读取，但是一样的道理，就需要分多次发送数据给串口屏，这样多次读取+多次发送会造成总体时间的增大；另外一个解决办法就是扩展RAM，一次性读取大量数据到外部RAM，再发送给串口屏，这样能很大程度减小整体的耗时。
时序约束对项目有什么影响？ • 实现工具不会试图发现能够获得最佳速度的布局和布线方式 – 相反，设计实现工具试图满足您设定的性能目标 • 性能目标通过时序约束来体现 – 时序约束提高设计性能的途径是将逻辑放得尽可能近，从而使用尽可能短的布线资源 – 请注意，当我们讨论约束编辑器时，我们在这儿指的是Xilinx Constraints Editor
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
FPGA器件的需求取决于系统和上下游（upstream and downstrem）设备。我们的设计需要和其他的devices进行数据的交互，其他的devices可能是FPGA外部的芯片，可能是FPGA内部的硬核。
所谓同步电路，即电路中的所有受时钟控制的单元，如触发器（ Flip Flop）或寄存器（ register）都由一个统一的全局时钟控制。如图 1.1 所示，触发器 R1 和 R2 都都由一个统一的时钟 clk 来控制时序，在 R1 和 R2 之间有一堆组合逻辑，这就是一个最简单的同步电路。
上篇文章介绍了电容触摸驱动的编写，包括设备树的修改和驱动程序(IIC驱动+中断+input子系统)，并通过将触摸坐标值实时打印出来的方式，对触摸功能进行测试。
最近写资料的空闲时间，想着看看clifford E. Cummings的经典论文，虽然年代较远，但是每一篇都值得好好研究。本系列不定期更新，计划看完以下论文。
本节来学习裸机下的LCD 驱动,本节学完后,再来学习Linux下如何使用LCD驱动 Linux中的LCD驱动,链接如下: (Linux-LCD层次分析链接:http://www.cnblogs.com
1、速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。
高速信号设计涉及到方方面面的知识积累，也许你认为即使没有掌握甚至没有听过一些高速设计的专业术语，也没有关系？因为专业集成的IP可以帮你解决这一问题，但殊不知，根基不牢，地动山摇，基础不牢固，你永远成不了一个expert，甚至成不了一个出色的工程师。
Markdown 是一种轻量级标记语言，创始人是约翰·格鲁伯(John Gruber)。允许人们使用易读易写的纯文本格式编写文档，可以导出 HTML 、Word、图像、PDF、Epub 等多种格式的文档，文档后缀为.md，.markdown。
SPI是英语Serial Peripheral interface的缩写，顾名思义就是串行外围设备接口。是Motorola首先在其MC68HCXX系列处理器上定义的一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，提供方便，简单易用。
对于同步（synchronous）输入，例如引脚D（或SI，SE），存在以下时序弧：
网上有很多关于IM的教程和技术博文，有亿级用户的IM架构，有各种浅谈原创自研IM架构，也有微信技术团队分享的技术文章，有些开发者想根据这些资料自研IM。理想很丰满，现实很骨感，最后做出来的产品很难达到商用标准。事实上，很多架构没有经过海量用户的考验，当然我们也不会评判某种架构的好坏，如果开发者企图根据网上教程做出一个商用的IM，可能有点过于乐观了。本文主要从我个人角度深度剖析100%开源的OpenIM架构。当然，世界上没有最完美的架构，只有最合适的架构，也没有所谓的通用方案，不同的解决方案都有其优缺点，只有最满足业务的系统才是一个好的系统。而且，在有限的人力、物力，综合考虑时间成本，通常需要做出很多权衡。我们OpenIM的设计初衷，充分考虑了中小企业的需求，轻量级部署，同时也支持集群扩展，能支持几万用户，也能轻松扩展到上亿用户，是一个可信赖的开源项目。
这里的面积指一个设计消耗 FPGA/CPLD 的逻辑资源的数量，对于 FPGA 可以用消耗的 FF（触发器）和 LUT（查找表）来衡量，更一般的衡量方式可以用设计所占的等价逻辑门数。
FPGA（Field-Program mable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
夜莺是新一代国产智能监控系统。对云原生场景、传统物理机虚拟机场景，都有很好的支持，10分钟完成搭建，1小时熟悉使用，经受了滴滴生产环境海量数据的验证，希望打造国产监控的标杆之作，目前是v5.0版本，从这个版本开始，与 Prometheus、VictoriaMetrics、Grafana、Telegraf 等生态做了协同集成，力争打造国内最好用的开源运维监控系统。
什么是静态时序分析？静态时序分析就是Static Timing Analysis，简称 STA。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。
在日常工作中，无论是产品经理写 PRD 或是开发、测试同学写技术方案、整理业务文档等场景都会用到诸如流程图、时序图、用例图、泳道图等形式的图来辅助阅读者理解。相信平时工作中有画图需要的读者都有这样的感受：有些图制作过程非常简单但逻辑清晰又不失美观，而有些图费时费力制作繁琐，但效果却不是特别惊艳，这其中的底层逻辑尤为关键，毕竟作图也是一门艺术。本文将会以直播商品讲解业务场景出发，给大家分享一些画图小知识。
经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。然而实际的数字IC设计过程中考虑的问题远多于此，通过本系列希望大家对数字IC中一些经典电路的设计有初步入门了解。能力有限，纰漏难免，欢迎大家交流指正。快速导航链接如下：
IO约束的语法 XDC中可以用于IO约束的命令包括： set_input_delay set_output_delay set_max_delay set_min_delay 只有那些从FPGA管脚进入或输出都不讲过任何时序元件的纯组合逻辑路径可以用set_max_delay/set_min_delay来约束，其余的IO书序路径都必须由set_input_delay/set_output_delay来约束。如果对FPGA的IO不加任何约束，VIVADO会缺省认为时序要求为无穷大，不仅综合和实现时要考虑IO时
CAN控制器根据两根线上的电位差来判断总线电平。总线电平分为显性电平和隐性电平，二者必居其一。发送方通过使总线电平发生变化，将消息发送给接收方。
建立时间和保持时间是FPGA时序约束中两个最基本的概念，同样在芯片电路时序分析中也存在。
前言： 摄像头的工作原理大致为：景物通过镜头(LENS)生成的光学图像投射到图像传感器表面上，然后转为电信号，经过A/D[1] (模数转换)转换后变为数字图像信号，再送到数字信号处理芯片(DSP)中加工处理，再传输给其他显示硬件就可以显示看到图像了 我要讲解的是0V7725摄像头，带FIFO缓存，以及通过STM32F103MCU进行控制，在采用ILI9341控制器芯片的液晶屏（分辨率240*320）上显示。 我会分两大板块介绍： 第一是摄像头图像数据采集的过程 第二是图像数据在液晶屏上显示的过程 摄像头图像数据采集 以下是要讲的几个小点： 0.OV7725的摄像头结构 1.摄像头（实际上是图像传感器在采集）采集图像获得图像数据（是怎么样获得彩色信息数据的呀这个我比较关心与好奇）是怎样的一个过程。 2.摄像头（从硬件电路上讲是0V7725芯片在传输数据）将数据传输给FIFO（起数据缓冲的作用）的过程是个什么样的过程。 3.（由数字电路基础知，硬件电路上传输数据是需要时钟的）通过什么时序，该时序又是什么样的。 5.然后根据程序讲解，引脚间的连接与配置。 6.然后根据程序讲解ov7725的芯片初始化过程。 0>OV7725摄像头的结构： 晶振、板载电路、镜头、FIFO存储器（AL422B芯片）、CMOS数字图像传感器（Ov7725CMOS感光芯片）、DSP数字算法处理芯片（用于处理采集到的图像数据） 结构功能介绍： CMOS图像传感器：首先什么是CMOS图像传感器，CMOS图像传感器通常由像敏单元阵列、行驱动器、列驱动器、时序控制逻辑、AD转换器、数据总线输出接口、控制接口等几部分组成,这几部分通常都被集成在同一块硅片上。其工作过程一般可分为复位、光电转换、积分、读出几部分。 我们采用的该Ov7725图像传感器的像素30万，分辨率：480*640支持使用 VGA 时序输出图像数据，也支持QVGA时序输出240*320（本实验为了妥协FIFO的存储量，只能存储一帧该分辨率大小的图形，而且我们的屏幕也是240*320的显示分辨率），输出图像的数据格式支持 YUV(422/420)（这个后面会介绍）、 YCbCr422（这个后面会介绍） 以及 RGB565 格式。它还可以对采集得到的图像进行补偿，支持伽玛曲线、 白平衡、饱和度、色度等基础处理（这些处理为什么明明不懂我还要说，因为程序配置时你会发现一些莫名其妙的配置，我们虽然不用，但是我们要配成不用，所以那些莫名其妙的程序就是对此的配置） DSP数字算法处理芯片：这个部分就是OV7725芯片中的结构，单独提出来知识为了便于我们对结构的理解。 FIFO存储器：接收图像传感器传过来的图像数据。
从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。
我们都知道Linux的IO模型有阻塞、非阻塞、SIGIO、多路复用(select，epoll)、AIO（异步I/O）等。
虚拟机管理软件，允许一台真实的电脑在一个操作系统中同时打开并运行多个不同的操作系统
本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。
某某某公司是一家电商网站，由于公司的业务快速发展，公司要求对现有机器进行业务监控，责成运维部门来实施这个项目。
Johnson Counter本质是个同步计数器，我在《Verilog时序逻辑硬件建模设计（三）同步计数器》中有过详细介绍和设计。
注：零基础学会FPGA时序约束。本期推送配套相关独家教学视频，关注公众号，后台回复“时序分析培训”或留下您的邮箱，即可获取视频链接。视频内容是由团队郑圆圆同学讲解，欢迎批评指正。以下是节选的视频片段。
协议，是网络协议的简称，网络协议是通信计算机双方必须共同遵从的一组约定。如怎么样建立连接、怎么样互相识别等。只有遵守这个约定，计算机之间才能相互通信交流。它的三要素是：语法、语义、时序。 (1)语法：即数据与控制信息的结构或格式； (2)语义：即需要发出何种控制信息，完成何种动作以及做出何种响应； (3)时序（同步），即事件实现顺序的详细说明。
在同步电路设计中，时序是一个非常重要的因素，它决定了电路能否以预期的时钟速率运行。为了验证电路的时序性能，我们需要进行静态时序分析，即在最坏情况下检查所有可能的时序违规路径，而不需要测试向量和动态仿真。本文将介绍静态时序分析的基本概念和方法，包括时序约束，时序路径，时序裕量，setup检查和hold检查等。
安装环境: Linux centos7 minimal 虚拟机; 宿主主机 MacOS; 软件: virtualBox 6.0.10 r132072
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin =Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
本系列主要针对有限状态机进行分析和设计，其中主要包括两部分：时钟同步状态机的分析和时钟同步状态机的设计，预计会有五篇文章进行展开，其中介绍一篇，分析和设计分别有两篇，每一部分都会有相应的实例。
曾几何时，“万物互联”还只是人们对未来美好的设想和愿望。但随着物联网产业的快速进化，尤其是受到传统工业数字化转型浪潮的推动，接入物联网的设备总量已经呈井喷趋势。从路灯到电表，从生产线传感器到智能家居设备，物联网正深入到社会生产生活的方方面面，逐渐成为数字化经济时代关键的底层基础设施。
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