我知道如何设计一个4x4数组乘法器，但是如果我遵循相同的逻辑，编码就会变得单调乏味。
64 x 64 - 4096部分产品。连同8个满加法器和4个半加法器，我需要多少个满加法器和半加法器？如何减少部分产品的数量？有什么简单的方法来解决这个问题吗？
浏览 3提问于2013-05-23得票数 8
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嗨，我只是好奇，16位波普尔进位加法器和16位(两级)进位进位加法器的门成本是多少。谢谢
浏览 3提问于2015-11-24得票数 1
我有一个叫rmi_prg的包裹。我有一个公共接口，名为Adder。文件Adder.java的代码如下：import java.rmi.*;{}package rmi_pr
浏览 4提问于2015-04-06得票数 1
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为什么我们必须在计算机系统中使用补码(例如2的补码，10的补码等)来执行减法操作？就像加法运算电路(加法器)一样，我们也有减法电路(减法器)，对吗？
浏览 2提问于2018-01-25得票数 0
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我在FPGA中有一个简单的函数(就像一个加法器)，但是我想要这个加法器从( Quartus II )获得来自PC的输入，例如，我想增加两个12位数，但是我没有足够的开关。
浏览 0提问于2016-11-23得票数 1
我想要添加n位std_logic_vector的所有位元。最简单的方法是什么？例如: A<=10011011。结果应该是101。我可以在循环中调用波纹进位加法器。但还有其他简单的方法吗？
浏览 0提问于2017-07-13得票数 0
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我的教授指派这门课编写一个C程序，使用基本加法器来模拟32位加法器。我知道一个32位加法器是由8个4位加法器组成的。然而，我甚至不确定如何用C语言模拟一个4位加法器。我需要实现一个4位二进制波纹进位加法器、一个4位二进制超前进位生成器和一个4位超前进位加法器。从全加法器的真值表和卡诺图中，我得到了求和和的函数并进行输出。对于Sum，我收到了A，B进位。我非常确定我需要使用按位运算符
浏览 3提问于2013-02-05得票数 1
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我正在创建一个具有可变位数的全加器。我有一个组件，它是一个半加器，它接受三个输入(两个要相加的位和一个进位输入位)，并提供两个输出(一个位输出和一个进位输出位)。我需要把一个半加器的进位和另一个半加器的进位联系起来。我需要这样做的次数是可变的(如果我要加4位数，我需要4个半加法器。如果我要做32位数，我需要32个半加法器)。我打算使用信号将一个半加器的进位输出与另一个半加器的进位输入联系起来，但我不知道如何创建可变数
浏览 2提问于2012-11-06得票数 1
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我的问题是我不知道实体加法器是对还是错。这是我的代码:是VHDL中两个5位数的乘法码。我不知道这里的问题是:库，站点的信号或变量的声明，..？end loop; -- j end process p_multiplications;
-我还有一个模块是我<
浏览 2提问于2013-11-12得票数 0
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我正在为LogBack创建一个自定义的附加器。附加器需要一个对象集合(或者数组也可以)(准确地说是Guice模块)。相应的xml配置应该是什么样子的？setModules(List<Module> modules) { }
单个实例很简单
浏览 3提问于2011-01-17得票数 1
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我正在读哈德利·威克斯关于吉特卜的书，特别是。在这里，他给出了懒惰计算的后果的一个例子，在add/adders函数的部分。让我引述这一点：
添加<-函数(X){函数(Y)x+y}加法器<-梯子(1:10，添加)加法器加法器
当你第一次调用加法函数时，X会被懒惰地计算出来此时，循环已经完成，x的最终值为10。因此，所有加法器函数都会在
浏览 7提问于2013-04-21得票数 61
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我正在实现一个用Java代码抽象的8位加法器。该8位加法器由8全加法器电路构成.对于那些不知道全加器是什么的人来说，这是一个计算2位和的电路。我的意图是使用一个for循环来添加每个加法器2，8位输入的对应位，以便每次for循环迭代时计算8位结果的一个新位。
是否可以使用位移位将每次迭代的新计算位存储在保存8位结果的变量中？粗体位将被移到保存结果的int中。
浏览 3提问于2014-12-16得票数 0
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我用yosys合成了简单的电路，并展示了结果如何随单元库的变化而变化。然而，看起来结果并没有得到很好的优化。我正在使用从：下载的库vsclib013.lib
我合成了一个由四个加法器组成的加法器。由于我不使用Carry_in和Carry_out，所以我确实期望为LSB加法器合成一个半加法器(具有两个输入的XOR)。合成的结果如下。电路由四个完全相同的加法器
浏览 16提问于2021-04-13得票数 0
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当我们为加法器C=A+B编写代码时，使用哪种加法器在FPGA中实现。我们能否建立更快的加法器，以减少我们的延迟通过妥协的面积。
浏览 3提问于2015-03-02得票数 0
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我在ISE中设计了一个简单的Ripple进位加法器，在为我的FPGA合成它之后，报告说“最大组合路径延迟”约为15 ns。然后，我设计了一个Robertson乘法器(一个时序电路)，其中包含了我的RCA的一个实例。报告称，“最大组合路径延迟”约为7.5ns，最大频率约为130 MHz。我还发现，如果我选择“保持层次结构”为“是”，
浏览 5提问于2017-02-08得票数 2
我有以下问题：我已经声明寄存器输入信号为tot_sig，加法器输出为add_out。寄存器和加法器在我的实体中都声明为单独的组件。在加法器端口映射中，我尝试编写以下内容：但这是行不通的(ISE告诉我，tot_sig和add_out有不同的大小)。然后将total_sig字节连接到寄存器的
浏览 0提问于2019-04-25得票数 1
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当时我正在看一段关于计算机架构的视频，一个问题出现在我的脑海中。加法和基本操作在计算机上是如何工作的？我是说，我知道2+2 =4，但我不知道为什么？我的问题是，计算机怎么知道2+2=4在最基本的水平上？我知道有一些函数可以添加数字，但是在一个基本的层次上，加法是如何执行的呢？我只想更好地了解计算机是如何工作的，计算机执行的最基本和最常用的操作是和(我相信)。
浏览 3提问于2014-09-27得票数 7
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override in class WhichOne.) ^
当然，重写加法器()意味着我将继续实现一个新版本的adder，但是如果我不想这样做呢？如果我想使用特征adder或Two中显式包含的One的实现怎么办？
浏览 3提问于2015-11-27得票数 3
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