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最近收拾书架，翻出一张多年以前的ASIC项目开发流程图，一起回顾一下。典型的瀑布式开发流程：
51单片是一种低功耗、高性能CMOS8位微控制器，具有 8K 在系统可编程Flash 存储器。在单芯片上，拥有灵巧的8 位CPU 和在系统可编程Flash，使得STC89C51为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。具有以下标准功能：8k字节Flash，512字节RAM，32 位I/O 口线，看门狗定时器，内置4KB EEPROM，MAX810复位电路，三个16 位 定时器/计数器，一个6向量2级中断结构，全双工串行口。另外 STC89X51 可降至0Hz 静态逻辑操作，支持2种软件可选择节电模式。空闲模式下，CPU 停止工作，允许RAM、定时器/计数器、串口、中断继续工作。掉电保护方式下，RAM内容被保存，振荡器被冻结，单片机一切工作停止，直到下一个中断或硬件复位为止。最高运作频率35Mhz，6T/12T可选。
机器怎么知道这些数据是定点数还是浮点数？ 如果是定点数，是有符号数还是无符号数？
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可以设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以在ISE中进行调用。或者直接生成比特流下载文件。能够加快DSP系统的开发进度。
MATLAB是美国MathWorks公司出品的商业数学软件，用于算法开发、数据可视化、数据分析以及数值计算的高级技术计算语言和交互式环境，主要包括MATLAB和Simulink两大部分。MATLAB和MathemaTIca、Maple并称为三大数学软件。它在数学类科技应用软件中在数值计算方面首屈一指。
其实国内也一直在做matlab和simulink的国产化替代品，但相对而言发展比较缓慢，这个导致的因素也很多，不展开。
DSP的内部指令周期较高，外部晶振的主频不够，因此DSP大多数片内均有PLL。但每个系列不尽相同。
Keil C51是51系列兼容单片机C语言软件开发系统，与汇编相比，C语言在功能上、结构性、可读性、可维护性上有明显的优势，因而易学易用。Keil提供了包括C编译器、宏汇编、链接器、库管理和一个功能强大的仿真调试器等在内的完整开发方案，通过一个集成开发环境（μVision）将这些部分组合在一起。如果你使用C语言编程，那么Keil几乎就是你的不二之选，即使不使用C语言而仅用汇编语言编程，其方便易用的集成环境、强大的软件仿真调试工具也会令你事半功倍。 •可以在公众号后台回复『043』或『keil』获取下载链接。
今天有同学问我自动化专业需要掌握哪些技能，想来想去，一些技能都是依靠软件工具实现的，技能离不开软件，我们可以在学习软件的同时掌握其中的技能，今天和大家介绍下自动化或电子电气专业需要掌握的一些软件，这些软件不论是找工作或读研，都很有帮助。
Vivado HLS的输入可以是C、C++或者System C，从而继承了这些语言本身就具有的数据类型，例如char、short int、int等整型或float、double等浮点数据类型。不难发现，对于整型，其表示的字长是以8为边界的，这实际上和真实的硬件模型不完全匹配。这一点也不难理解，例如HDL中会根据设计需求设定位宽，而这些位宽很多情形下并不是8-bit、16-bit或者32-bit。因此，HLS引入了任意精度（Arbitrary Precision）的数据类型（对于SystemC，可查看Table 1-7, ug902）。以C++为例说明。
1、了解交通灯的基本工作原理； 2、用Proteus模拟实现交通灯控制； 3、用Keil C51编程实现上述功能； 4、用Keil与Proteus联调。
Keil C51是51系列兼容单片机C语言软件开发系统，与汇编相比，C语言在功能上、结构性、可读性、可维护性上有明显的优势，因而易学易用。Keil提供了包括C编译器、宏汇编、链接器、库管理和一个功能强大的仿真调试器等在内的完整开发方案，通过一个集成开发环境（μVision）将这些部分组合在一起。如果你使用C语言编程，那么Keil几乎就是你的不二之选，即使不使用C语言而仅用汇编语言编程，其方便易用的集成环境、强大的软件仿真调试工具也会令你事半功倍。
这段时间在整合一个小ip，因为要验证每个feature是否可行，需要用testbench + C语言的方式进行仿真验证，由于每种feature不仅要在C语言中修改寄存器配置，还要再testbench修改寄存器的配置，这导致每验证一种feature既需要修改C语言，也需要修改testbench，非常繁琐
硬件：RT-Thread官方ART-PI H750开发版，正点原子4.3寸RGBLCD屏（800*480） 软件：开发环境 MDK 或 RT-Thread Studio 1.1.5，TouchGFXDesigner v4.15 和 STM32CubeMX V6.0.1，env工具
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVerilog有一个概括性的了解。
对于左移操作符，不区分逻辑左移和算数左移，统统要移动符号位！！！，只有右移才分逻辑右移和算数右移
Proteus软件是一款电路设计和仿真软件，其独特的功能和易于使用的界面使其在电子工程师和学生中非常受欢迎。下面将举例介绍Proteus软件的一些独特功能。
网上有太多的VHDL和verilog比较的文章，基本上说的都是VHDL和verilog之间可以实现同一级别的描述，包括仿真级、寄存器传输级、电路级，所以可以认为两者是等同级别的语言。很多时候会了其中一个，当然前提是真的学会，知道rtl(寄存器传输级)的意义，知道rtl与电路如何对应，在此基础上，则很容易就可以学另外一个。从这个意义上，或许先学什么都无所谓。 学HDL无非要这么几类人： 1.学生 2.电子工程师 3.软件工程师 4.纯粹的爱好者 学生，两眼一摸黑，老师教什么学什么，
计算器是日常工作和学习生活中的常用工具c语言设计计算器，人们利用它代替了许多复杂计算，包括加减乘除和其他运算。
对于字符串的格式设置，在Python的早期解决方案中，主要使用类似c语言的经典函数printf。
初级8位单片机 以Intel公司首先推出的MCS-48系列单片机为代表。它以体积小、功能全、价格低等特点，赢得了广泛的应用，成为单片机发展过程中的一个重要阶段。
如图，问题大概就是说初学单片机，用软件仿真出来的程序，在开发板上运行的效果比仿真的快，晶振都是一样的12M。还问到一个1T模式和12T模式的区别？
一、环境描述 Keil4 软件 Proteus8 仿真软件 二、步骤描述 首先在Keil里创建一个工程，在工程里建立三个文件，文件名分别是：“头文件.c”，“delay.c”，“delay.h” 分别
本文旨在通过一个小设计展示SystemVerilog Direct Programming Interface (DPI)的使用。这个小设计模拟了一个交通信号灯，我们将在GUI中查看代表交通信号灯信号的波形并观察Verilog函数和C语言函数调用如何改变交通信号灯的颜色。
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
SNTP使用在RFC 1305 及其以前的版本所描述标准NTP时间戳的格式。与因特网标准标准
通过滑动变阻器和ADC0832模块对电压值进行采样，反馈电压值通过数码管进行显示，电压范围为0-5V，如图所示表示电压为3.92V。
51单片是一种低功耗、高性能CMOS-8位微控制器，具有8K可编程Flash存储器，使得51系列单片机为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。
要知道，由于在动态多点接触（如灵活手指操作）的场景里有明显优势，MuJoCo可以说是机器人研究人员的首选模拟器。
参考：CDC跨时钟域处理及相应的时序约束【set_clock_groups】【set_max_delay】【FPGA探索者】
1.把VDM51.dll(没有的请到网上下载) 复制到proteus安装目录的MODELS文件夹下，
1. 利用AT89C52单片机设计一款脉搏测量仪，实现对脉搏信号的处理、显示、报警等功能；
硬件描述语言HDL（Hardware Describe Language） HDL概述 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是 VHDL和Verilog HDL。 VHDL发展的显纾 锓ㄑ细瘢 鳹erilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 VHDL和Verilog HDL两者相比， VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授 VHDL,在研究生阶段教授verilog。从国内来看， VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继 VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。 选择VHDL还是verilog HDL？ 这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。 学习HDL的几点重要提示 1.了解HDL的可综合性问题： HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。不可综合的HDL语句在软件综合时将被忽略或者报错。我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。” 2. 用硬件电路设计思想来编写HDL: 学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解，而不能用纯软件的设计思路来编写硬件描述语言。要做到这一点，需要我们多实践，多思考，多总结。 3.语法掌握贵在精，不在多 30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。 HDL与原理图输入法的关系 HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。 HDL开发流程 用 VHDL/VerilogHD语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常 VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持 VHDL/Verilog的子集，可能造成少数语法
在编程语言中，小数通常以浮点数的形式存储。浮点数和定点数是相对的：小数在存储过程中如果小数点发生移动，就称为浮点数；如果小数点不动，就称为定点数。
基于AT89C51的流水灯：流水灯共八个，可以实现交替闪烁，一起闪烁，左右流水灯等效果。 模式一：按动key1，实现1,3,5,7和2,4,6,8交替闪烁； 模式二：按动key2，实现D1→D8流水灯效果； 模式三：按动key3，实现全部闪烁效果，时间间隔为0.5秒； 模式四：按动key4，实现D8→D1流水灯效果；
对大部分同学来说，毕业设计根本不知道从哪下手，完全处于蒙圈状态，为帮助大家能顺利毕业，精心准备800多套单片机毕业设计与您分享！
51单片是一种低功耗、高性能CMOS-8位微控制器，具有8K可编程Flash存储器，使得其为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。
51单片机按键控制LED亮灭，K1，K2按下时LED亮，松开时灭；K3，K4按下时LED亮，再次按下时灭。
该文介绍了使用Python编程语言成功实现和训练基于固定点深度递归神经网络（DRNN）; Theano数学库和多维数组的框架; 开源的基于Python的PYNQ开发环境; Digilent PYNQ-Z1开发板以及PYNQ-Z1板上的赛灵思Zynq Z-7020的片上系统SoC。Zynq-7000系列装载了双核ARM Cortex-A9处理器和28nm的Artix-7或Kintex-7可编程逻辑。在单片上集成了CPU,DSP以及ASSP，具备了关键分析和硬件加速能力以及混合信号功能，出色的性价比和最大的设计灵活性也是特点之一。使用Python DRNN硬件加速覆盖（一种赛灵思公司提出的硬件库，使用Python API在硬件逻辑和软件中建立连接并交换数据），两个合作者使用此设计为NLP（自然语言处理）应用程序实现了20GOPS（10亿次每秒）的处理吞吐量，优于早期基于FPGA的实现2.75倍到70.5倍。
2、对51单片机的操作本质上就是对寄存器的操作，对其他单片机也是如此。库只是一个接口，方便使用者使用而已。
HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。 在学习HDL语言时，笔者认为先学习VerilogHDL比较好：一是容易入门；二是接受Verilog HDL代码做后端芯片的集成电路厂家比较多，现成的硬核、固核和软核比较多。 小析VHDL与Verilog HDL的区别 学习完VHDL后觉得VHDL已非常完善,一次参加培训时需学习Verilog HDL,于是顺便“拜访”了一下Verilog HDL，才发现，原来Verilog HDL也是如此高深，懵懂中发现Verilog HDL好像较之VHDL要多一些语句，是不是Verilog HDL就要比VHDL高级些？
该文介绍了使用Python编程语言和Zynq-7000芯片实现深度递归神经网络（DRNN）硬件加速器的实现和训练过程。该实现包括使用Theano数学库和Digilent PYNQ-Z1开发板，以及PYNQ-Z1板上的Zynq-7020 SoC。该实现能够提供20GOPS的处理吞吐量，优于早期基于FPGA的实现2.75倍到70.5倍。该实现包括五个过程元素（PE），能够在此应用程序中提供20GOPS的数据吞吐量。
这两种方式是等价的，按照逆时针为负顺时针为正的话，在时钟拨动的案例中，+8 是-4以 12 为模的补数。
IEEE754浮点数官方文档：https://ieeexplore.ieee.org/document/8766229
课堂考点归纳 求总CPI C语言与MIPS语言相互转换 较简单，比书上简单。 数组操作 graph TD C(addi $t0 $t0 i) --> A A(sll $t0 2) --> B(add $t0 $s0 $t) B --> |Bj的地址在$t0| D[lw $t1 0,$t0] E(addi $t2 $t2 j) --> F F(sll $t2 2) --> G(add $t2 $s1 $t2) G --> |Ai的地址在$t2| I[sw $t2 0,$t2] D --> |Bj的值
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