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我正在尝试实现一个4位带符号的顺序乘法器。我的TB中有一个for循环，但只有被乘数改变，乘数没有改变。当我手动改变乘数时，我注意到我的乘积输出全0，然后它变成了实际的乘积。我做错了什么？
浏览 23提问于2021-04-16得票数 1
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如何在verilog中提高乘法器的速度？我想知道“如何在不增加verilog时钟速度的情况下提高乘法器的速度？”
有没有人知道这件事？不幸的是，我们也遇到了一些关于乘法器速度限制的问题。因此，我试图找到在不提高时钟速度的情况下提高乘法器的方法。特别是，我们的ASIC已经接近时间限制。例如，我们已经在synthesis.but中满足了所有的计时时钟，我们需要改变算法中关于逻辑的乘法器。
浏览 0提问于2015-01-25得票数 1
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我即将开始用Verilog编写一个基本的移位乘法器和一个移位除法器的结构，但我想首先弄清楚预期的传播延迟应该是多少。有人知道基本移位乘法器和除法器的传播延迟方程吗？
浏览 1提问于2015-10-13得票数 0
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我在Verilog中设计了一个32位的单精度浮点乘法器和一个独立的加/减单元。但是，我想知道对浮点单元进行压力测试的测试用例列表。有这样的清单吗？我知道一些像Softfloat这样的程序，但它测试的是计算机的浮点数，而不是能够与verilog测试台合并。
我还应该指出的是，我的单元
浏览 1提问于2013-02-23得票数 6
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有没有办法告诉ISE将我的VHDL/Verilog代码合成只由查找表组成的组合电路？我想避免在技术示意图中使用多路复用器、乘法器等。
浏览 4提问于2011-10-22得票数 2
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在不同的汇编语言中，MUL (X86)、/MULT (mips)指的是乘法。对于程序员来说，这是一个黑盒。我感兴趣的是，不管架构如何，CPU实际上是如何完成乘法运算的。假设我的寄存器中有两个16位的值，并且我是cpu，所以我必须使用我拥有的其他位摆动指令( and，or，xor，not，shl，shr等)来实现MUL。怎么办？
浏览 1提问于2009-03-28得票数 10
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在如何为以下Verilog代码创建测试模块方面，我遇到了问题：
module Multiplier_4bit(output [8:0] y, input [3:0] i1, input [3:0] i2
浏览 1提问于2013-03-01得票数 0
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带凿线的矩阵乘法器
、、、
我想用Chisel描述一个矩阵乘法器，但有一些事情我不明白。
首先，我发现给出了一个3X5矩阵乘法器的代码。我想把它推广到任何128X128的方阵。但最终还是会生成一个Verilog文件，对吧？所以参数必须是固定的？我可能混淆了一些东西。我的目的是修改代码，使其能够执行高达128x128的任何矩阵乘法，我不知道这在技术上是否可行。
浏览 16提问于2019-11-21得票数 1
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我正在设计一个带符号的verilog乘法器，我打算在另一个模块中多次使用它。{ mul *= y; return (int32_t) mul;在verilog请注意，此输出将馈送到加法器，加法器的输出将再次成为乘法器的输入。
在提出上述问题时，我还尝试了对两个输入的符号位进行异或运算，并将57:27位分配给
浏览 17提问于2018-03-02得票数 1
我想用generate结构和二维内存设计一个简单的乘法器。但是我不能编译下面的verilog代码。有没有人能给点提示？
浏览 2提问于2012-01-23得票数 0
我有一个分析Verilog路径的软件，它负责将这些路径映射到对象序列。问题是如何在实例名称序列中找到一个正则表达式来拆分Verilog路径。Verilog Identifier AVerilog Identifier C
父B的实例C的路
浏览 15提问于2017-09-13得票数 2
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我试图在Verilog中编码和合成。有时，我仍然对使用Verilog作为典型的C类编程语言感到困惑，我试图理解两个不同的代码之间是否会有差异：begin
case ({a1,a0,b1,b0PS我们正在尝试创建一个2位二进制乘法器，它输出到一个7段显示。谢谢。
浏览 4提问于2016-02-09得票数 0
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16位定点算术乘法
、、、
我有两个数据值(A = 0.00537667139546100和B = -0.0182905843325460)，我想用16位不动点算法将它们相乘。
浏览 2提问于2015-03-09得票数 0
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我是verilog的新手，在将行为级代码转换为寄存器传输级时遇到了麻烦，如果有人能帮助我翻译并解释其中的差异，我将不胜感激。
浏览 1提问于2014-11-21得票数 0
当使用SInt和UInt实现加法器时，我得到了相同的Verilog代码，请参见下面的代码。val b = SInt(INPUT, 16) }}io.out := io.a * io.b module为什么在加法的情况下，我得到了相
浏览 33提问于2016-09-16得票数 1
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我正在用Verilog做我的第一个学生项目。我的项目是使用定点算法(s4.27)中的“泰勒级数”来计算以2为底的对数。我也在我的代码中实现了Horner方法。我正在使用Icarus verilog进行编译。
我确信有bug，但目前我的新手眼睛无法注意到它。我遗漏了什么？
浏览 1提问于2018-01-23得票数 0
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假设我有一个这样的乘法器代码， output [63:0] result,
input [31:0] a,要实现组合乘法器，应该使用什么更好的方法？
浏览 0提问于2011-11-17得票数 4
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另一种问这个问题的方法是:如果我在verilog中有一堆有数学的逻辑，那么它最终会比卡在一个简单的cpu中强迫计算更大吗？
浏览 4提问于2020-04-03得票数 0
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else begin end我试图实现一个浮点乘法器使用进位前瞻性加法器和布斯乘法器运行上述代码后，以下错误仅发生在展位乘法器上。请帮帮我。：1845--将Verilog文件"D:/XILINX Program/bth/Both.v“解析为图书馆工作
浏览 0提问于2015-04-07得票数 0
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