腾讯云
开发者社区
文档
建议反馈
控制台
登录/注册
首页
学习
活动
专区
工具
TVP
最新优惠活动
文章/答案/技术大牛
搜索
搜索
关闭
发布
精选内容/技术社群/优惠产品,
尽在小程序
立即前往
文章
问答
(9999+)
视频
沙龙
1
回答
MIF文件内容在使用文件
初始化
ROM后自动更改
ROM由mif文件
初始化
。ST R1, R408 : C1E1; -- ST R3, R6完成
初始化
过程后--- 0fd : FFFD;0ff : FFFF;我不知道发生了什么事,所以请帮帮忙..我正在学习
VHDL
浏览 3
提问于2012-12-28
得票数 0
2
回答
VHDL
常量
初始化
我正在学习一些
VHDL
代码,对于一个
常量
的
初始化
,它是这样写的:我从来没有见过这样的定义。
浏览 0
提问于2010-07-15
得票数 3
1
回答
VHDL
常数在Verilog中的应用
、
我已经定义了一个
VHDL
常量
,我用它作为" generate“语句中的一个开关,用于生成代码的一部分还是跳过它。我有一个Verilog模块在相同的顶层,我想做一些类似的事情。我希望在Verilog的"ifdef“语句中使用
VHDL
常量
来实例化或跳过Verilog模块。我有什么办法可以达到这个目的吗?因为我知道
VHDL
常量
不能在Verilog "ifdef“语句中使用。
浏览 1
提问于2014-05-08
得票数 2
1
回答
如何在
VHDL
中
初始化
长度为1的数组
、
、
、
我拼命地尝试在
VHDL
中分配一个长度为1的数组的
常量
,但它似乎不起作用(使用GHDL),它抱怨我不能将数组中的类型的文字赋给数组。0) of integer; end test; 当我尝试用GHDL编译它时,我得到了错误消息test.
vhdl
那么我如何
初始化
一个长度为1的数组呢?
浏览 6
提问于2018-02-11
得票数 2
4
回答
使用Xilinx ISE Design Suite在Spartan 6上生成单端口ROM
、
、
、
我将rom作为组件放入我的
vhdl
中,并将XilinxCoreLib作为库添加。
浏览 1
提问于2013-04-14
得票数 1
回答已采纳
1
回答
在通用列表中声明
常量
合法吗?
、
、
在
VHDL
中这样做是合法的吗?my_signal : std_logic_vector(MY_CONST-1 downto 0); ...请注意,我在泛型列表中声明了一个
常量
,并且在体系结构中也使用了这个
常量
。我希望
常量
是局部的--不能从实体实例化的外部世界访问。
浏览 6
提问于2022-11-30
得票数 0
回答已采纳
2
回答
相当于Verilog "10'h234“的
VHDL
、
我只需要知道如何将
常量
值从Verilog转换到
VHDL
。
浏览 19
提问于2019-05-27
得票数 2
回答已采纳
2
回答
VHDL
多路选择器
常量
选择
、
、
我在
VHDL
包中定义了一个
常量
。这是我在包中合成之前所做的更改。我想在我的
VHDL
代码中使用这个
常量
作为我的MUX选择线。
浏览 0
提问于2014-03-14
得票数 0
2
回答
初始化
整数数组
、
关于整数的化简,我有问题。 type gamma_cor_array is array (NATURAL RANGE <>) of integer range 15 downto 0;use UNISIM.VComponents.all; GENERIC (DEPH : natural:=4; GAMMA_COR : real:=1.0); Port ( clk
浏览 3
提问于2017-01-14
得票数 0
回答已采纳
3
回答
在
VHDL
中<=和:=有什么不同?
、
、
、
目前,我正在学习一些使用
VHDL
语言的FPGA设计技术,我的问题是我们是否可以在
VHDL
语言中互换使用:=和<=,尽管我已经看到在
常量
声明中使用:=和在赋值中使用<=?提前感谢!
浏览 3
提问于2012-08-13
得票数 11
回答已采纳
3
回答
VHDL
:根据另一个
常量
的值有条件地设置
常量
我需要使用"if-else“或"case”设置一个
常量
的值,并根据另一个
常量
的值选择一个不同的
常量
值。这在
VHDL
中是可能的吗?这将是模拟开始时的
常量
值的一次更改...示例:use ieee.std_logic_1164.all;-- )-- ... en
浏览 5
提问于2019-08-06
得票数 3
2
回答
在spartan 6上用
VHDL
控制LCD
、
我找到了这个控制FPGA液晶显示的代码,但是它看不懂其中的一些代码,特别是这一部分。 constant LCD_CMDS : LCD_CMDS_T := ( 0 => "00"&X"3C", --Function Set 1 => "00"&X"0C",
浏览 5
提问于2013-10-24
得票数 0
回答已采纳
1
回答
强制
VHDL
在
常量
上使用泛型
、
我有一些
VHDL
,其中泛型与导入包中的
常量
同名。NCSIM似乎在泛型上使用来自包的
常量
的值。 与其重命名泛型,我还可以强制使用范围来获取泛型。
浏览 2
提问于2014-06-16
得票数 2
回答已采纳
3
回答
推断内存在ModelSim Altera版本中不
初始化
、
、
内存是1024x16,我有一个用属性指定的内存
初始化
文件。合成时,综合报告表明它生成了我想要的RAM块的类型,并注意到
初始化
文件是我指定的文件。当尝试用Altera版本的ModelSim进行模拟时,数据信号开始时完全未
初始化
,我不知道原因。我还读到了相关的文件路径可能是一个问题,但是我检查了我的模拟目录,看起来当我试图模拟时,QuartusII将
初始化
文件复制到那个目录中。对于为什么内存没有被
初始化
,以及如何使它被
初始化
,有什么想法吗?我通常会用包中的
常量
来定义内存,但
浏览 9
提问于2014-04-21
得票数 0
回答已采纳
3
回答
需要解决
VHDL
常量
中的“三元运算符”问题
、
4 : DATA_WIDTH;我想要语法上有效的
VHDL
来做同样的事情:use ieee.std_logic: std_logic;begin 我遇到的问题是,
VHDL
我想知道是否有
VHDL
解决方案可以做一些类似于我在Verilog中做的事情?
浏览 0
提问于2019-04-27
得票数 1
1
回答
为什么有些信号属性是隐式的,而另一些则不是?
在
VHDL
中,一些信号属性(例如事务)是隐式信号,而其他(例如‘事件)不是。为什么?
浏览 1
提问于2016-05-26
得票数 4
2
回答
为什么我不能在一个
常量
声明中调用一个函数,这个声明是在ModelSim中的同一个包中定义的?
、
我有一个
VHDL
包,它定义一个函数(前向声明)和一个
常量
。常数的值由该函数计算,该函数的主体位于包体中。 begin end function;这在
VHDL
浏览 10
提问于2015-04-21
得票数 3
回答已采纳
2
回答
VHDL
语言中的BRAM_INIT
、
、
、
我正在用
VHDL
(推理BRAMs)实现程序存储器。我尽量避免使用CoreGen,因为我想让设计保持可移植性。最终,这一设计将由FPGA完成。我想知道是否有一种方法可以使用
VHDL
泛型
初始化
BRAM的内存内容?我知道Coregen使用COE文件来
初始化
BRAM,但是我们有一种基于
VHDL
代码的方法来做到这一点吗?
浏览 2
提问于2012-05-12
得票数 4
回答已采纳
2
回答
lpm_constant存在的原因
、
、
、
它所做的唯一的事情就是为总线提供一个
常量
值。谢谢你的澄清。
浏览 0
提问于2018-02-24
得票数 1
1
回答
vhdl
错误:整数文字不能有负指数
、
constant LIMIT : float (5 downto -27) := 1E-12;此
常量
仅用于if-语句,并与另一个浮点类型变量进行比较。
浏览 2
提问于2014-03-01
得票数 1
回答已采纳
点击加载更多
扫码
添加站长 进交流群
领取专属
10元无门槛券
手把手带您无忧上云
相关
资讯
TensorFlow基础:常量
使用VHDL代码优化局域网监控软件
java中的常量
Go语言之旅:常量
c语言-define与常量
热门
标签
更多标签
云服务器
ICP备案
对象存储
实时音视频
即时通信 IM
活动推荐
运营活动
广告
关闭
领券