你好，我有问题的一些代码运行在EDA游乐场。我一直收到这样的信息：“找不到*.vcd文件。EPWave将无法打开。您是否使用了'$dumpfile("dump.vcd")；$dumpvars;'?”
浏览 46提问于2020-05-01得票数 0
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我试图模拟我的设计在EDA游乐场。我使用ModelSim (不是来自EDA)在本地计算机上测试了我的设计文件和testbench文件，并且成功了。然而，我试着对EDA游乐场做同样的事情。你用过‘$dumpfile(“dump.vcd’)；$dumpvars;‘’吗？
我还将链接添加到我的设计中
浏览 4提问于2021-01-18得票数 1
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我尝试使用以下方法显示波形： $dumpvars(1);
警告:只找到一片数据。您指定了有效的“从/到”时间吗？
浏览 10提问于2022-05-24得票数 1
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EDA游乐场结果： reg [7:0] mem []; $dumpfile("dump.vcd");
浏览 5提问于2020-05-28得票数 0
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信号之间的竞争条件
、、、
我相信这会导致时钟和两个ctrlX信号之间的赛跑状态，但我无法在EDA操场上证明这一点(我知道这是我无法控制的)。我说得对吗?这里有比赛条件吗？(EDA游乐场链接：)
reg [3:0] dff1,dff2; regclk; $dumpfile("dump.vcd");
$dumpvars(0,tb_
浏览 1提问于2017-03-22得票数 2
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:0] multiplicand, output reg [63:0] product, output reg c, output reg i);
i = 0;
$dumpfile
浏览 0提问于2014-11-18得票数 0
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我在eda操场上做了一个关于我得到的问题的基本例子。假设我有两个时钟1倍和2倍。使用触发器除法器将2x与1x分开。B是a的抽样值。EDA游乐场链接： logic clk2x = 0;
#5ns clk1x = !assignment for clock divider b <= a;
浏览 1提问于2018-10-06得票数 1
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我欢迎任何关于改进这段代码的建议，尽管这些建议很小，但是在EDA游乐场运行。 // Dump waves
$dumpfile
浏览 0提问于2020-07-20得票数 6
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当尝试在EDA Playground中显示时钟波形时，我得到错误消息“执行中断或达到最大运行时间”。如何显示波形？module test; begin $dumpvars(1);
浏览 5提问于2014-10-31得票数 2
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entity_A_out <= <<SIGNAL .tb.inbound_inst.entity_A_inst.entity_A_out : INBOUND_RECORD_TYPE>>;
在这里你可以在EDA
浏览 2提问于2020-06-23得票数 0
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我正在设计一个寄存器文件模块，并试图防止“推断锁存警告”。该模块允许异步读取，但允许同步写入。到目前为止，这就是我设计的。我通常知道锁存器是什么，但在这种情况下，我想不出防止闩锁的解决方案。为了使regfile不创建推断的闩锁，我将定义什么作为the语句？module register_file ( input wire rst, input wire [4:0] raddr_b, output r
浏览 2提问于2022-09-26得票数 0
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我正在尝试创建一个断言属性，该属性检查16位变量num在从从属服务器收到就绪之前是否应该在有效的主变量之间进行更改。property check_num_change; @(posedge clk) (($rose(valid) , v= num) |=> num == v until_with $rose(ready));目前，这并不是预期的工作。这个断言甚至没有通过或失败。注意:工作原理是，在有效的和相应的就绪之间，num不应该改变。
如果你们中的任何一个人对此有任何想法或遇到
浏览 3提问于2021-11-30得票数 0
我正在使用带有Aldec Riviera模拟器的EDA游乐场，我在这里有以下模块： input logiclogic [31:0] result; $dumpfile
浏览 5提问于2021-05-23得票数 1
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下面两段verilog代码有什么不同？always@(in)和 always@(in)考虑到always块中没有其他行，那么输出会有什么不同吗？问题涉及幻灯片16 (请参见o5和o6输出)
浏览 0提问于2013-08-27得票数 3
我定义了一个包含三个整数的结构，然后创建了该结构的动态数组。在后面的代码中，我想递增结构中的一些整数值： integer tc; integer fail;integer tc_count;
............然而，当我在Aldec Act
浏览 0提问于2014-12-24得票数 0
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verilog窦
、、
所以我需要得到窦房结波形。在这种情况下，我在2pi的范围内写出了x和y轴的值。module sinus1(in,clk,res,out);input [7:0]in;always @(posedge clk)case (in)8'b00000001: out<=8'b10000011;
8'b00000010: out<=8'b100
浏览 1提问于2014-02-03得票数 0
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