threadMode 注解属性 用于配置 线程模式 , 用于标明执行事件对应的方法处于的线程类型 , 默认是 ThreadMode.POSTING 类型 ;
在转发的过程中 , 需要针对订阅方法的 @Subscribe 注解的不同 threadMode 属性进行不同的线程模式处理 ;
总之，他可以代替handler发送msg和Message接受msg，还可以代替intent在activity，fragment等传递msg。
max(Size(i-1, j), Size(i-1, Π(i)-1)+1) & j ≥ Π(i)
KiCad 5.0.2稳定版以及发布，KiCad是一款开源且易于上手的的电路原理图设计和 PCB 绘制集成软件包。从4.0.5版本起，KiCad对中文的支持已经达到了一个非常理想的效果。跟其他PCB设计软件相比，KiCad有如下几个优点：
当前，随着PCB尺寸要求越来越小，器件密度要求越来越高，PCB设计的难度也就逐渐增大。如何在保证质量的同时缩短设计时间？这需要工程师们有过硬的技术知识，以及掌握一些设计技巧。
如何把握网络基础建设中的信息安全问题，做到不走或少走弯路，是信息技术人员的主要任务。
在DFXs设计中，RM和静态区之间的信号称之为边界信号。所有RM的输入/输出端口必然会有Partition Pin，布局工具会将Partition Pin放置在边界信号的某个节点上，如下图所示，图中白色高亮部分即为Partition Pin，左侧显示了这个Partition Pin的位置。
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在使用PADS进行PCB设计的过程中，需要对印制板的设计流程以及相关的注意事项进行重点关注，这样才能更好的为工作组中的设计人员提供系统的设计规范，同时也方便设计人员之间进行相互的交流和检查。
在当今数字化时代，企业对于高速、可靠的网络连接需求越来越高。作为企业基础设施网络的核心组成部分，光纤布线在提供卓越性能和可扩展性方面发挥着关键作用。
随着时代的不断发展，电路板渐渐走进我们的生活中，也慢慢被越来越多的人士开始熟知，它不仅性能优良，且使用寿命也是较为长久的。
1.翻译过程 在翻译过程中，设计文件和约束文件将被合并生成NGD（原始类型数据库）输出文件和BLD文件。 1) Translation Report:用以显示翻译步骤的报告 2) Floorplan Design:用以启动Xilinx布局管理器(Floorplanner)进行手动布局，提高布局器效率 3) Generate Post-Translate Simulation Model:用以产生翻译步骤后仿真模型。由于该仿真模型不包括实际布线延时，所以有时省略此仿真步骤 2.映射过程 在映射过程中，由转
应用场景：如何利用Tcl 在已完成布局布线的设计上对网表或是布局布线进行局部修改，从而在最短时间内，以最小的代价完成个别的设计改动需求。 什么是ECO? ECO 指的是Engineering Chan
对于UltraScale/UltraScale+芯片，几乎FPGA内部所有组件都是可以部分可重配置的，这包括CLB中的查找表（LUT）、触发器（FF）、移位寄存器（采用LUT实现）、分布式RAM/ROM等，Block如BRAM、URAM、DSP、GT（高速收发器）、PCIe、CMAC、Interlaken MAC等，SYSMON（XADC和System Monitor），时钟单元如BUFG、MMCM和PLL等，I/O相关单元如ISERDES、OSERDES和IDELAYCTRL等。只有与配置相关组件必须在静态区，包括BSAN、CFG_IO_ACCESS、EFUSE_USR、ICAP、FRAME_ECC、MASTER_JTAG、STARTUP、和USR_ACCESS。
综合布线系统的几大误区，看你中了几招？如何打造一个高性能、高稳定性的综合布线系统？我们将结合综合布线的生命周期来进行探讨与剖析，同时我们经常会遇到哪些误区呢？综合布线系统的几大误区，看你中了几招？
面试过程中关于高速PCB的布局、布线原则的提问可以对面试者的layout功底进行一定的考量，对此笔者总结、记录如下，仅供参考——
当设计出现布线拥塞时，通常会导致布线延迟增大，从而影响时序收敛。布线拥塞程度可通过如下两种方式获取：
设计规则的单位跟随画布属性里设置的单位，此处单位是mil。导线线宽最小为10mil;不同网络元素之间最小间距为8mil;孔外径为24mil，孔内径为12mil;线长不做设置;在PCB设计过程中，都要开启“实时规则检测”、“检测元素到覆铜的距离”和“在布线时显示DRC安全边界”功能。
"超五类"指的是 超五类 非屏蔽双绞线(UTP—Unshielded Twisted Pair) 非屏蔽双绞线电缆是由多对双绞线和一个塑料外皮构成。五类是指国际电气工业协会为双绞线电缆定义的五种不同的质量级别. 超五类非屏蔽双绞线是在对现有五类屏蔽双绞线的部分性能加以改善后出现的电缆，不少性能参数，如近端串扰、衰减串扰比，回波损耗等都有所提高，但其传输带宽仍为100MHz。 超五类双绞线也是采用4个绕对和1条抗拉线，线对的颜色与五类双绞线完全相同，分别为白橙、橙、白绿、绿、白蓝、蓝、白棕和棕。裸铜
如下图所示，设计中仅有一条路径出现保持时间违例，如果通过更换布线策略实现保持时间收敛，那么就需要重新布线，这样既耗时又不能百分之百确保保持时间违例被修复。此时我们可以尝试重新布线，而这种布线只针对违例路径。
对于 10GBASE-T 数据传输，屏蔽双绞线 (STP) 和非屏蔽双绞线 (UTP) 铜缆布线系统均适用。本文将介绍UTP 和 STP 电缆之间的区别，这样您就可以为10GBASE-T网络做出最佳选择。
智能家居是以住宅为平台，利用综合布线技术、网络通信技术、安全防范技术、自动控制技术、音视频技术将家居生活有关的设施集成，构建高效的住宅设施与家庭日程事务的管理系统，提升家居安全性、便利性、舒适性、艺术性，并实现环保节能的居住环境。
上篇我们简单地和OpenDaylight控制器打了个照面，后续篇章会逐步介绍OpenDaylight的系统架构和实现机制。不过呢，在揭开其面纱之前熟悉它的背景技术是很有必要的。不然讨论OpenDaylight时我们就会丈二和尚——摸不着头脑。 那么OpenDaylight控制器使用了哪些核心技术？它的工程技术架构又是怎样的呢？ 万殊一辙。OpenDaylight的工程技术架构其实就像一座高楼大厦的构造，核心技术如同风靡建筑行业的装配式技术。 OSGI---OpenDaylight的“装配式技术 【画外音】
FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。 每个单元简介如下： 1.可编程输入/输出单元(I/O单元) 目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性;可以调整匹配阻抗特性，上下拉电阻;可以调整输出驱动电流的大小等。 2.基本可编程逻辑单元 FPGA的基本可编程逻辑单元是由查找表(LUT)和寄存器(Reg
在之前的课程中，我们已经学习了基础的网络知识，IP地址的知识，网络存储和网络接入相关的知识。是感觉到意犹未尽呢？还是想赶紧远离这个大魔王赶紧学习其它的内容呢？别急，我们还差最后的一点东西没说完。
在使用Vivado Logic Analyzer调试时，常会遇到这样的情形：当前阶段需要观测信号xa_reg，下一阶段需要观测xb_reg，两个阶段原始设计并没有改变，只是需要将xa_reg替换为xb_reg。此时，一种方法是回到综合后的设计，通过Setup Debug重新设置待观测信号，这样固然可行，但需要对设计重新布局布线，耗时，效率低。另一种方法是采用ECO（Engineering Change Order）的模式，直接在布线后的网表中实现替换操作。相比于前一种方法，这种方法省时高效。
信号完整性（Signal Inte grity，SI）是指信号在信号线上的质量，即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达接收器，则可确定该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。
电路板设计中厚度、过孔制程和电路板的层数不是解决问题的关键，优良的分层堆叠是保证电源汇流排的旁路和去耦、使电源层或接地层上的瞬态电压最小并将信号和电源的电磁场屏蔽起来的关键。从信号走线来看，好的分层策略应该是把所有的信号走线放在一层或若干层，这些层紧挨著电源层或接地层。对於电源，好的分层策略应该是电源层与接地层相邻，且电源层与接地层的距离尽可能小，这就是我们所讲的“分层”策略。下面我们将具体谈谈优良的PCB分层策略。
避免RP和RP之间的直接路径 假定设计中存在两个RP，分别为RP1和RP2，那么就要避免出现RP1输出直接连接到RP2或者相反从RP2输出直接连接到RP1的路径。因为这时RP边界信号（连接RP1和RP2的net）的负载都在动态区，从而必然形成Partition Pin，由于边界信号没有经过静态区逻辑单元，这些Partition Pin最终会有相应的PPLOC，这其实就增加了后续的布线压力。这种情况下，最好将其优化为RP1-> FF -> RP2。其中FF在静态区。
本文讨论FPGA的构建过程，由于FPGA的过程太多了，恐怕会有歧义，这个过程，不是开发过程，不是开发流程，而是实实在在的FPGA编译的过程，使用编译恐怕不是太合适，但是大家都叫习惯了，也知道FPGA的编译过程就是指的是FPGA实现的中间一系列过程，例如综合，实现以及最后生成比特流编程文件。
在对Xilinx FPGA设计进行功耗评估时，都要用到XPE（Xilinx Power Estimator）。从2015.4版本开始，针对UltraScale/UltraScale+器件，Fanout被Routing Complexity所取代，以获取更为精确的的评估结果，如下图所示。
今天刷Leetcode的时候，对整数进行翻转，由于Python的除法是向下取整，因此要对输入整数进行正负的判断，当时想到的是使用三目运算，但是看参考答案的时候，发现使用的是逻辑运算符进行正负数的判断，当时一脸懵逼，经过查找相关资料理解了原理，故此做个记录。
在DFX设计中，我们要手工布局（floorplan）完成面积和位置约束；在非DFX设计中，有时为了实现时序收敛，我们也会用手工布局的方法，这都涉及到画Pblock。Xilinx建议尽可能使Pblock为矩形。具体是什么原因呢？在此问题之前，我们解释Pblock的一个属性CONTAIN_ROUTING。
(2) 设计实现能设基于微程序控制器的单总线CPU，使得MIPS程序能在单总线结构上运行，最终能运行简单的排序程序sort-5.hex。
Protel是Altium公司推出的电路辅助设计系统，是第一个将所有的设计工具集成于一身的板级设计系统。在原理图已完成的基础上利用Protel进行PCB设计一般应遵循确定外形、布局、布线、规则检查等几个步骤。本文分析了布局、布线的基本原则，探讨了在整个PCB设计过程中的一些经验和技巧。
有时我们对时序约束进行了一些调整，希望能够快速看到对应的时序报告，而又不希望重新布局布线。这时，我们可以打开布线后的dcp，直接在Vivado Tcl Console里输入更新后的时序约束。如果调整后的约束在之前版本中已存在，那么Vivado会给出警告信息，显示这些约束会覆盖之前已有的约束；如果是新增约束，那么就会直接生效。例如，我们需要把时钟周期由10ns调整为8ns，就可以进行如下图所示的操作：
从单模光纤到多模光纤，从10G到40G以及100G，光纤系统对于连接器的要求愈来愈高，支持40G和100G的以太网传输成为了数据中心布线系统的发展趋势。随着40G和100G网络的普及，晟科通信针对不同的使用环境做出了多种MTP/MPO布线方案，越来越多的数据中心、电信中心、企业甚至是校园都开始使用MTP/MPO布线方案，这种布线方案使用MTP/MPO光纤跳线、MTP/MPO光纤配线盒、MTP/MPO适配器和MTP/MPO适配器面板构建而成，并且它能够在为高密度布线提供无限可能性的同时大大节省网络部署时间。
Uniboot 光缆是一种创新的光纤连接线，它结合了两个光纤，使得在数据中心或其他需要高密度光纤连接的环境中，可以节省更多的空间和提高效率。本文将详细介绍 Uniboot 光缆的特性、设计和应用。
对于以下问题，现在为 18.x、20.x、21.x Node.js 发布线提供了更新。
在电子设备中，DC电源模块的作用是将市电或其他源的交流电转换成适合设备使用的直流电，因此，DC电源模块是电子设备中不可或缺的一个部分。在实际设计和应用中，DC电源模块的设计和布线显得尤为重要，下面详细介绍其重要性。
如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3)，通常就称为高频电路。高频电路设计是一个非常复杂的设计过程，其布线对整个设计至关重要!
由于板卡在工作中会受到各种各样的干扰，这些干扰不仅影响系统运行的稳定性，同时也有可能带来误差，因此考虑如何抑制干扰，提高电磁兼容性是PCB布局布线时的一项重要任务。海翎光电的小编现将PCB布局布线中需要主要考虑的因素列在下面：
所谓增量实现，更严格地讲是增量布局和增量布线。它是在设计改动较小的情形下参考原始设计的布局、布线结果，将其中未改动的模块、引脚和网线等直接复用，而对发生改变的部分重新布局、布线。这样做的好处是显而易见的，即节省运行时间，能提高再次布局、布线结果的可预测性，并有助于时序收敛。
(1) 掌握控制器设计的基本原理，利用硬布线控制器的设计原理，在 Logisim 平台中设计实现 MIPS 单周期 CPU。
(2) 设计实现定长指令周期的三级时序系统， MIPS程序能在单总线结构上运行，最终能运行简单的排序程序sort-5.hex以实现利用硬件电路对应的编解码电路。
随着高速电路的不断发展，PCB的设计要求越来越高了，复杂程度也随之增加了。为了减小电气因素的影响，就需要考虑使用多层板的方式设计，使信号层和电源层进行分离。在进行PCB设计的时候，会纠结用几层板，也就是采用什么结构，一般情况下是根据电路的布线密度、特殊信号线、电路板尺寸、成本和稳定性等来确定用几层板，比如6层、8层或者其它更多层。
PoE 技术的每一次演进都见证了向更高功率级别的过渡，然而，过热问题和更高的PoE 布线中的电源成为一个重要问题。这篇文章将讨论高功率 PoE 的发热情况，并探索避免过热问题的解决方案。
外层矩形，对应图中的粗紫色矩形，是Pblock的边界，显示了该Pblock所覆盖的FPGA面积。内层矩形，对应图中的细橙色矩形，表明了分配给该Pblock的资源与整个FPGA资源的比率。因此，我们只能调整外层矩形的大小来改变Pblock所占用的FPGA资源。
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