为什么没有module形式的Verilog验证文件?我看到的文件以initial begin开头,一些文件名使用.inc扩展名。
发布于 2015-06-09 12:32:00
将任意内容的文件包含到Verilog模块中是很常见的。这是使用`include编译器指令完成的,如IEEEST1800-2012节"22.4 ``include“中所述:
文件包含(包括)编译器指令用于在编译期间将源文件的全部内容插入到另一个文件中。结果就好像所包含的源文件的内容代替了` included编译器指令。
它可以用于在不同模块之间共享公共代码:参数、定义宏、任务、函数等。
通常,.inc文件扩展名并不特殊。它可能是某些模拟工具所使用的惯例。
https://stackoverflow.com/questions/30727199
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