Loading [MathJax]/jax/input/TeX/config.js

开发者社区

文档建议反馈控制台

文章/答案/技术大牛

发布

社区首页 >问答首页 >你的FPGA实现IGH的具体的方案是什么？

问你的FPGA实现IGH的具体的方案是什么？

提问于 2021-10-13 09:06:41

回答 0关注 0查看 157

不太理解你的FPGA实现igh主站的方案？你是在ARM上跑主站还是把主站直接移植到FPGA上？你看你的configure配置上用的还是通用网卡驱动，这里不还用通用网卡驱动会不会不太合适？假设fpga作为网络收发，你ARM和FPGA通信用的是什么方法（中断？还是AXI通信还是什么）？我最近在开发这个有挺多不太了解，希望请教一下，谢谢！

回答

成为首答用户。去写回答

相关文章

FPGA大赛【八】具体模块设计--图像旋转方案

标准模式下，从摄像头获取到图像数据，将该图像数据缓存到DDR中，再通过显示驱动模块将图像读取出来，在显示屏上进行显示。

数字积木

2021/04/15

1.2K0

Xilinx FPGA的DNA是什么？

对于Xilinx的FPGA，每一片都有一个专门的ID，就像我们的身份证号一样，每个都不一样，Xilinx也形象的把这个ID叫做DNA。7系列以及之前FPGA的DNA有57bit，Ultrascale FPGA的DNA有96bit，Zynq Ultrascale+的FPGA有两个DNA，PL端一个，PS端也有一个。

猫叔Rex

2021/11/25

9240

Xilinx FPGA的DNA是什么？

缓存的具体实现

马克-to-win：本部分我们还是沿用上面的买车票的例子。不过这次的车票不是放在数据库当中，而是放在内存（缓存）当中。为了车票数这个变量不能被两个线程同时改变，我们或者可以用synchronized冠以买票的方法，或者可以加锁。在我们这部分教学中，我们采取了加锁的方法。一共讲了两个方案，一个是悲观锁，一个是乐观锁。马克-to-win：悲观锁的意思是只有拿到了锁才能改变变量，而乐观锁的意思是两个线程可以直接改变这个变量，但如果发现变量的版本跟当时取变量的版本不一样时，就放弃这种改变。这里我们手动编写这两种锁，只是实现了锁的思想，还有很多细节没有实现，比如排队等候等。

马克java社区

2021/10/10

4060

ZYNQ IgH EtherCAT主站方案来了！

接口测试存储自动化 fpga 嵌入式

创龙科技已基于IMX8、ZYNQ、AM5728、AM5708、AM437x、AM335x、T3/A40i等平台提供了开源EtherCAT主站IgH案例。本文主要演示TLZ7x-EasyEVM-S评估板基于IgH EtherCAT控制伺服电机方法。如需其他平台相关资料，请与我们联系。

创龙科技Tronlong

2021/10/28

3.3K0

ZYNQ IgH EtherCAT主站方案来了！

数据库分库分表策略的具体实现方案

：http://blog.csdn.net/xlgen157387/article/details/51331244

Java后端技术

2018/08/09

1.4K0

数据库分库分表策略的具体实现方案

FPGA 核和FPGA Fabric的区别是什么？

tcp/ip fpga linux 负载均衡

我们通过资料：http://xilinx.eetop.cn/viewnews-1286

Reborn Lee

2021/10/20

2.2K0

FPGA 核和FPGA Fabric的区别是什么？

FPGA大赛【六】具体模块设计--DDR的数传输

bit data fifo input output

DDR的数据的读写是通过axi总线进行数据传输。AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道。

数字积木

2021/04/15

7450

2.1 IIC协议的FPGA实现（二）IIC协议的FPGA实现

图2 13 IIC模块的建模图图2 13是 IIC 储存模块的建模图，左边是顶层信号，右边则是沟通用的问答信号，写入地址 iAddr，写入数据 iData，还有读出数据 oData。Call/Done 有两位，即表示该模块有读功能还有些功能。具体内容，我们还是来看代码吧：代码2 1 IIC代码声明

碎碎思

2020/06/30

1.5K0

Elasticsearch BulkProcessor 的具体实现

java Elasticsearch Service https 网络安全 html

本文示例使用的是 Spring Boot 框架，由于该框架有默认的 Elasticsearch 版本，为了避免版本混乱或冲突，我在 pom.xml 文件内添加了如下依赖：

create17

2019/08/15

7K0

Elasticsearch BulkProcessor 的具体实现

数据结构设计

这部分是最重要的了，它几乎涵盖了你所有需要思考的东西：业务的完整流程、数据结构的设计、关键功能的逻辑描述、异常的处理、安全性、性能、与现有业务的耦合情况、组件复用

用户8639654

2021/08/17

2480

FPGA实现uart_FPGA的EMU接口

UART即通用异步收发传输接口（Universal Asynchronous Receiver/Transmitter），简称串口，是一种常用的通信接口，其协议原理就不赘述了，不了解的可以自己查阅资料。（不赘述不代表不重要，相反，对于每一个FPGA设计，充分理解原理是基础和前提，而FPGA和Verilog只是工具。）用FPGA来实现UART，关键就是要将UART收发数据时的时序用Verilog描述出来。

全栈程序员站长

2022/10/05

7750

FPGA实现uart_FPGA的EMU接口

原来你是这样的jsonp(原理与具体实现细节)

javascript 编程算法 php

本文作者：IMWeb 谦龙原文出处：IMWeb社区未经同意，禁止转载前言原文地址仓库地址 jsonp(JSON with padding)你一定不会陌生，前端向后端拿数据的方式之

IMWeb前端团队

2018/01/08

2.2K0

原来你是这样的jsonp(原理与具体实现细节)

FPGA单独下载<固化文件>的解决方案

fpga https 网络安全硬件开发开源

对于FPGA工程师除了日常的调试工作以外，批量生产时候指导生成人员下载我们生成的固化文件也是我们的工作，所以今天讲一讲FPGA单独下载<固化文件>的几种方式。

碎碎思

2023/02/14

1.3K0

FPGA单独下载<固化文件>的解决方案

CRC校验的FPGA实现

数据结构单片机

CRC定义 CRC(Cyclic Redundancy Check)，循环冗余校验，其特征是信息字段和校验字段的长度可以任意选定，CRC编码格式是在k位有效数据之后添加r位校验码，形成总长度为n（K+R）位的CRC码。

根究FPGA

2020/06/30

3.7K0

cordic的FPGA实现(五) 除法实现

matlab fpga verilog 后台

根据之前的更新，大家可能已经看出，其实除法器的实现，仅仅改变旋转的参考系即可，除法所使用的参考系为：z，其matlab代码为：

数字芯片社区

2020/07/20

1.2K0

cordic的FPGA实现(五) 除法实现

cordic的FPGA实现（五）、除法实现

matlab fpga verilog 后台

根据之前的更新，大家可能已经看出，其实除法器的实现，仅仅改变旋转的参考系即可，除法所使用的参考系为：z，其matlab代码为：

根究FPGA

2020/06/30

1.3K0

cordic的FPGA实现（五）、除法实现

2.2 SPI协议的FPGA实现

SPI（Serial Peripheral Interface，串行外围设备接口），是Motorola公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于EEPROM、Flash、RTC（实时时钟）、ADC（数模转换器）、DSP（数字信号处理器）以及数字信号解码器上。SPI通信的速度很容易达到好几兆bps，所以可以用SPI总线传输一些未压缩的音频以及压缩的视频。下图是只有2个chip利用SPI总线进行通信的结构图

碎碎思

2020/06/30

2.3K0

FPGA中的BEL, SITE, TILE是什么含义

fpga device element tcl

BEL（Basic Element）是FPGA内部的基本单元，属于器件对象，也就是器件结构的一部分。换言之，即便是一个空设计，只要打开Device视图，也能看到BEL。具体地，BEL包括触发器、查找表、进位链、F7MUX、F8MUX和F9MUX（这里以UltraScale系列芯片为例，不难看出，这些基本单元都在SLICE内）。BEL还包括DSP内部的基本单元。如下图所示。不同系列器件对BEL的定义略有不同，但SLICE中的基本单元都是BEL，也是最常用的BEL。事实上，选中器件内部单元，在其属性窗口中，查看Class值就看确定它是不是BEL。

Lauren的FPGA

2020/04/27

4K0

为你的FPGA设计加加速，NIC、Router、Switch任意实现

开源 fpga router 架构设计

《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合、上板测试等。两者相辅相成，互补互充~

碎碎思

2023/08/30

8170

为你的FPGA设计加加速，NIC、Router、Switch任意实现

求余算法的FPGA实现

遇到了一个输入的除数和被除数位宽（64~256）都很大，组合逻辑导致时序不满足要求的问题，根据恢复余数法想出这样一个解决方式：

根究FPGA

2020/06/30

1.2K0

相似问题

云端设计具体方案？

0315

区块链的节点具体指的是什么？

1571

从一个模块冲突问题学习go module，这里具体的解决方案是什么？

0222

CVM具体是什么东西？

3994

HTML“no-js”类的具体作用是什么？

2529

相关问答用户

请输入您想邀请的人

穿过生命散发芬芳

我是基里安墨菲

腾讯云TDP | 先锋会员擅长2个领域

某公司 | 程序员擅长1个领域

添加站长进交流群

领取专属 10元无门槛券

AI混元助手 在线答疑

关注 腾讯云开发者公众号

洞察 腾讯核心技术

剖析业界实践案例