ISSCC 2026：华科大报道基于45nm CMOS SOI工艺实现2×500Gb/s单片集成硅光DWDM PAM-4收发器

◆ 研究背景与技术挑战

人工智能与机器学习的高速发展，给超大规模数据中心带来了前所未有的带宽需求，亟需具备更高能效的短距、高密度光互连方案。硅光子技术可通过光子与电子器件的单片集成，消除了焊盘与绑线的寄生效应，可实现光纤到芯片的直接耦合，是光互连技术规模化升级的核心方向。

此前已报道的单片微环收发器虽验证了该技术路线的潜力，但单通道数据率仍局限于64Gb/s NRZ与40Gb/s PAM-4。同时，面向高密度应用的PAM-4微环收发器，仍面临四大核心技术瓶颈：其一，微环调制器（MRM）在不同插入损耗（IL）工作点下，需平衡带宽、线性度与光调制幅度（OMA），以适配动态应用场景的差异化需求；其二，随着密集波分复用（DWDM）对更窄通道间距的要求提升，陡峭的微环谐振器（MRR）滤波器虽可有效降低串扰，但会限制解复用后的信号带宽；其三，MRR谐振频率存在热漂移问题，需主动稳定机制，且多通道波长锁定（WLL）场景下，各通道间存在监测光电二极管（MPD）电流失配问题；其四，收发器链路所需的连续时间线性均衡器（CTLE），在功耗、补偿能力与频率响应之间存在难以兼顾的根本性权衡。

针对上述挑战，华中科技大学毕晓君团队通过电光协同设计，完成了一款2×500Gb/s单片DWDM微环收发器流片与验证，突破了多项核心技术限制。

◆ 芯片整体架构

该芯片采用45nm CMOS SOI工艺实现，集成2组5通道DWDM收发链路，单通道支持100Gb/s PAM-4信号传输，单端总吞吐率达500Gb/s，芯片整体双向总带宽达1000Gb/s。

芯片采用V型槽耦合器，实现了较低的光纤-芯片耦合损耗。发射端采用半径7.5μm、预对准精度0.054μm的微环结构，实现了9.267nm的自由光谱范围（FSR）与1.853nm（≈324GHz）的通道间距。

接收输入端部署了V型槽耦合器、片上偏振分束旋转器（PSR）、耦合环谐振器（CRR）滤波器与双探测器光电二极管（PD），在提升串扰抑制能力、支持更紧凑通道间距的同时，通过提升接收带宽保证了高速信号完整性。此外，每个通道均集成了片上WLL电路，无需额外的片外控制逻辑，即可保证MRM与CRR均工作在最佳波长点。

◆ 核心电路设计与技术创新

① 带级联Q-tamed CTLE的低噪声跨阻放大器（TIA）

该TIA面向112Gb/s PAM-4高速场景设计，采用低噪声、带宽增强型架构。跨阻级（TIS）采用大反馈电阻，实现高前端增益与低输入参考噪声，但也给后续均衡电路带来了更严苛的设计约束。

针对传统CTLE的性能瓶颈——源极退化拓扑需牺牲增益换取峰化能力，30GHz以上频率扩展性差；电感峰化技术存在峰化幅度与响应形状的固有矛盾，高峰化幅度会降低峰化频率、提升Q因子，进而恶化时域性能，团队提出了级联Q-tamed CTLE架构。该CTLE采用2级Gm-ZT拓扑搭配串联电感峰化结构（CTLE1+CTLE2），同时设计了Q-tamed 路径（QTP），通过级间混合无源低Q电感与基于Gm的有源电感实现频率响应整形。QTP可将CTLE1与CTLE2原本重合在41GHz的谐振峰分离，提升10~30GHz的中频增益，同时抑制整体Q因子，避免时域性能恶化。

该CTLE实现了6.1dB的基线增益，在41GHz处达到12.4dB的峰化增益，时域仿真结果显示，相同输出电压摆幅下，眼高提升60%，眼宽提升30%。CTLE后的输出缓冲采用基于反相器的架构，实现50Ω阻抗匹配。完整TIA链路实现了62dBΩ的跨阻增益、43.5GHz的带宽、3.14μA_rms的输入参考噪声，同时功耗仅为67mW，在超100G接收前端实现了高频峰化、低Q响应与功耗效率的兼顾。

② 高速MRM驱动器架构

发射机的设计核心是与MRM深度协同优化的高速驱动电路，完整的MRM驱动器由三级前置放大器、电平位移器与主驱动器构成。前置放大器将单端输入的MSB与LSB信号转换为差分信号，同时提供信号均衡与增益，通过并联峰化与负电容补偿技术，将电路带宽从20.5GHz扩展至32.8GHz，实现了>30GHz的工作带宽，充分适配100Gb/s PAM-4的信号速率需求。

电平位移器采用堆叠反相器结构，在0–VDDL与VDDL–VDDH两个电压域中生成全摆幅输出，为后续主驱动器提供了高摆幅驱动能力。主驱动器采用PN堆叠结构，实现对MRM容性负载的快速充放电，通过2:1的MSB与LSB幅度权重分配，完成两路NRZ信号到PAM-4信号的合成；同时，主驱动器输出端设计了带可调并联电阻的串联峰化电感，构成R+L型CTLE，在将输出摆幅控制在2.5V的同时，进一步扩展了输出带宽，改善了驱动线性度。片上集成的biasT电路为MRM提供直流偏置，可直接与MRM的阳极与阴极相连，无需额外的片外无源器件，简化了模块设计。

该工作采用的MRM直径为7.5μm，热调谐效率达到31.25pm/V，在-3.0V偏置电压下，电光-3dB带宽可达35GHz。通过对MRM工作插入损耗点的协同优化，可在OMA、消光比（ER）、带宽与电平失配比（RLM）之间实现最优平衡，最终在-6.2dB插入损耗工作点下，实现了100Gb/s PAM-4信号的高质量调制。

③ 基于PWM的插入损耗可调波长锁定电路

针对多通道DWDM系统中的波长漂移、器件失配与动态工作点适配问题，该工作设计了全集成的插入损耗可调波长锁定电路，系统性解决了三大核心设计难题。

在电路前端，设计了增益可配置的MPD电流放大器，其增益可通过6b数字信号自动调节，能够有效消除WDM系统中各通道间的固有失配，同时适配输入光功率波动与系统光路损耗的变化，确保MPD检测电流与电路动态输入范围实现最佳匹配。在模数转换环节，采用1bit bang-bang ADC替代传统的SAR ADC，在满足控制精度需求的同时，大幅降低了硬件开销与芯片面积。在波长调谐执行端，通过脉冲宽度调制（PWM）技术，将热控制DAC的有效位数扩展至14b，相比传统的delta-sigma调制模块，显著降低了系统面积与复杂度，同时实现了超过15mA的热调谐电流输出，保障了足够的波长调谐范围。

该波长锁定电路实现了插入损耗可配置的锁定方案，整个工作流程分为三个核心阶段：第一阶段为初始化扫描与增益校准模式，电路完成MPD放大器增益调节，使检测电流峰值与IL参考DAC的基准值完成匹配；第二阶段为精细扫描与波长锁定，通过SPI接口配置目标IL对应的DAC输入码，将微环谐振波长精准锁定至目标IL点；第三阶段为bang-bang动态跟踪模式，实现对环境热扰动的实时补偿，维持波长锁定的稳定性。

该锁定方案同时兼容发射端MRM与接收端CRR的波长锁定应用，可支持6dB、3dB、1.5dB等不同插入损耗点的锁定，从系统层面解决了MRM在不同IL点下带宽、线性度与OMA的权衡难题。完整的波长锁定电路总功耗为26.7mW，其中核心控制部分的功耗仅为7.9mW，实现了高精度与低功耗的优异兼顾。

在PWM热调谐DAC的优化设计上，电路采用分段式热DAC架构，平衡设计灵活性与调谐性能，通过PWM技术在低硬件开销下实现14bit的调谐分辨率。在DAC输出后增加二阶低通滤波器进一步抑制纹波，同时将PWM频率设置为1MHz以上，利用MRM与CRR固有的4kHz左右的热光低通特性，实现高频纹波的天然抑制，确保热调谐的稳定性。

◆ 实测结果与性能验证

该芯片基于45nm CMOS SOI工艺完成流片，单片集成了10通道驱动器与TIA、全链路光学元件与V型槽耦合器。其中单个TX通道面积为400μm×550μm，单个RX通道面积为400μm×535μm，TX与RX通道中单个WLL电路的面积分别为0.063mm²与0.15mm²，TX与RX的整体能量效率分别为1.82pJ/b与0.6pJ/b。

在光器件与通道隔离性能测试中，MRM静态消光比＞17dB，品质因数超过3000，通道隔离度约19dB；发射端最差通道间电串扰低至-35dB，接收端最差通道间电串扰低至-33.43dB，验证了高密度集成下优异的通道隔离性能。

发射机性能测试中，芯片实现了单通道50Gb/s NRZ与100Gb/s PAM-4信号的稳定发射，100Gb/s PAM-4模式下最高消光比达4.88dB，RLM达0.99，所有通道均实现了清晰的光眼图，验证了发射链路的高线性度与优异的信号完整性。

接收机性能测试中，单通道支持56Gb/s NRZ与112Gb/s PAM-4信号接收，112Gb/s PAM-4模式下实现了530-mVppd的输出电压摆幅；在KP4-FEC BER阈值2.4×10^-4下，5个接收通道均实现了-5.3dBm的接收灵敏度，验证了接收机的高灵敏度与低噪声特性。

波长锁定与热稳定测试中，芯片成功实现了6dB、3dB、1.5dB等多IL点的波长锁定，验证了可调IL锁定方案的有效性；在±1℃的稳定环境中，跌落端口功率波动＜0.05dB；在±20℃的随机热扰动下，功率波动＜0.1dB，可应对约1nm/10℃的环境温度带来的谐振波长漂移，验证了波长锁定回路的强鲁棒性。

功耗与能效测试中，单发射通道功耗181.9mW，能效1.82pJ/bit；单接收通道功耗66.7mW，能效0.6pJ/bit@112Gbps；端到端收发器环回能效低于2.5pJ/b@100Gbps PAM-4。与此前业界单片集成微环收发器方案相比，本工作实现了业界最高的100Gb/s单通道速率，同时在带宽密度、单光纤总带宽方面均达到了领先水平，是首款实现单通道100Gb/s PAM-4的单片集成DWDM微环光收发器。

◆ 总结

本工作提出并实现了一款基于45nm CMOS SOI工艺的2×500Gb/s单片硅基光子DWDM PAM-4光收发器，通过电光协同设计，将非对称5×2 WDM光子器件与高速电路系统单片集成，内置完整的片上波长锁定功能。针对微环调制器的非线性电光响应，设计了带宽增强型发射机驱动器；针对高速接收的均衡瓶颈，提出了低噪声TIA与级联Q-tamed CTLE架构，在拓展带宽的同时保持了优异的信号完整性。该芯片最终实现了单通道100Gb/s的传输速率与2.5pJ/b的端到端能效，为下一代高密度、高能效的CPO与数据中心短距光互连提供了核心技术支撑。