TEF 2025 Ethernet for AI：AI网络400Gb/s铜互连技术(Amphenol/TE Connectivity/Molex)

2025年12月，以太网联盟于美国加州山景城举办的TEF 2025“Ethernet for AI”大会上，设置了“AI网络400Gb/s铜互连”专题Panel。该专题Panel由DC Tech Analysis首席分析师Lisa Huff完成市场更新与开场介绍，来自Amphenol、TE Connectivity、Molex的行业专家依次发表主题演讲，系统阐述了400/448 G per Lanez铜互连技术的拓扑选型、工程实现、性能验证与标准化进展。

一、市场更新与Panel开场介绍

本环节演讲者为DC Tech Analysis首席分析师Lisa Huff，核心围绕AI数据中心高速互连的产业背景、核心约束与市场预测展开。

首先是数据通信收发器技术路线图的演进。以太网互连速率已完成从2010年10G、2014年100G、2018年400G、2024年800G的规模化落地，2026年将迎来1.6T的规模部署，3.2T产品预计2028年前后进入商用阶段，1.6T/3.2T产品则将基于QSFP-DD/OSFP封装或共封装光学（CPO）技术实现突破。对应的单通道信号速率，也从28G、56G、112G、212G逐步向400G演进，调制方式从早期的OOK全面过渡到PAM4，未来或将引入PAM6、PAM8等更高阶调制方案，以平衡传输效率与通道损耗。

其次是AI数据中心高速互连部署面临的四大核心限制因素。第一是电源供给能力，新型AI服务器节点的功耗持续攀升，xPU机架密度的爆发式增长使得单机架功耗突破200kW，规模化部署后对区域电网的供电能力形成极大挑战；第二是机架散热能力，高密度AI数据中心必须采用液冷技术，而该技术的落地需要对现有数据中心进行改造或全新建设，部署周期较长；第三是互连产品的制造产能，当前AI部署已带来AEC/DAC、AOC与光模块的旺盛需求，未来随着单通道速率的提升，互连产品的需求还将持续加速，供应链的产能匹配能力存在显著不确定性；第四是社区与政治压力，数据中心的建设会推高周边区域的电费、降低本地电力供应可用性，对此云服务提供商已推出多项应对措施，包括绿色能源计划、电网接入替代方案，具体如Constellation Energy重启宾夕法尼亚州三里岛1号反应堆以支撑AI数据中心扩张、为新建数据中心配套便携式核能源、采用跨相邻电网拆分AI负载的Scale-Across架构。

最后是AI网络以太网端口的全球预测。针对Scale-Up和Scale-Out两类AI网络场景，以太网端口的需求将持续增长，按连接类型可分为AEC/DAC、AOC、光模块三类，预测周期覆盖2024年至2030年；按速率划分，200G QSFP56/QSFP-DD、400G QSFP-DD/OSFP、800G QSFP-DD/OSFP、1.6T OSFP、3.2T产品的端口需求将随技术迭代逐步切换，预测周期同样覆盖2024年至2030年，其中3.2T模块的需求将在2028年后逐步释放。

二、Amphenol主题演讲：Solving 400Gb/s at the Speed of Interconnect

本环节演讲者为Amphenol标准总监Sam Kocsis、Amphenol解决方案架构师Kasthuri Sankar Damodharan，核心围绕400Gb/s铜互连的技术背景、拓扑选型、标准化推进与方案评估展开。

在技术背景与标准化进展方面，演讲指出互连技术在下一代单通道400G以太网的核心决策中起到关键作用，本次研究聚焦高速铜链路与共封装拓扑。Amphenol是2025年3月首个为IEEE E4AI项目贡献互连模型的互连厂商，当前行业对新IEEE标准项目中的铜互连实现方案展现出极高的关注度，覆盖芯片到模块、芯片到芯片、可插拔IO、有线背板全场景。新形态与新标准的共识建立需要较长周期，而标准化是实现互操作性与规模化部署的核心基础，目前团队已收到2025年3月发布的行动倡议的相关反馈。

在铜链路演进与行动倡议方面，演讲明确了400Gb/s铜链路的两类核心形态，分别是传输距离25mm的共封装铜互连（对应TP0d、TP1a测试点），以及传输距离400mm的三类可插拔IO选项。同时发布了四项行业行动倡议，分别是征集拓扑相关性的反馈、参考/合规点的设计思路、模型带宽的优化建议、数据速率与调制方案的选型观点。

在全场景拓扑覆盖方面，演讲指出所有铜互连选项均在448G应用的评估范围内，当前代际的铜互连方案以双轴电缆为核心载体，双轴电缆的性能直接决定了通道的整体表现，其中有线背板的KR规范设计与CR实现方案相似。

在合规点设计方面，演讲提出传统机械接口的合规点设计在400Gb/s速率下面临诸多固有缺陷，铜缆互连Host拓扑的引入也新增了测试点的设计需求。虚拟合规点方案可实现多源供应的灵活性，但该方案的落地需要配套开发全新的测试夹具与高频测量能力。

在通道模型与功能带宽方面，演讲发布了三类通道的带宽模型，其中Channel A为当前可插拔方案的性能极限，Channel B为兼容现有设计习惯的新型可插拔方案，Channel C为全新范式的可插拔方案，明确100GHz的带宽不足以支撑448G互连的关键设计决策。

同时定义了功能带宽的概念，即用于表征互连质量和合规性的频率范围，结合IEEE过往标准化项目的经验，IEEE 3bj项目采用NRZ调制，Nyquist频率12.89GHz，功能带宽19GHz，超出Nyquist频率47%；3cd项目采用NRZ调制，Nyquist频率13.28GHz，功能带宽25GHz，超出88%；3ck项目采用NRZ调制，Nyquist频率26.56GHz，功能带宽40GHz，超出50%；3dj项目采用PAM4调制，Nyquist频率53.125GHz，功能带宽67GHz，超出26%；下一代待定义项目的Nyquist频率为106.25GHz，功能带宽预计130GHz，超出22%，认为130GHz是下一代IEEE项目的实际功能带宽极限。

在数据速率与调制方案的选型评估方面，演讲对三类通道进行了全维度对比。Channel A向后兼容性最优，接口带宽约85GHz，支持PAM-8调制，量产就绪度最高，作为标准解决方案的上市周期约2个季度；Channel B向后兼容性较弱，接口带宽约95GHz，支持PAM-8/6调制，量产就绪度中等，上市周期约3个季度；Channel C无向后兼容性设计，接口带宽突破100GHz，支持PAM-8/6/4全系列调制，是所有信号速率的优选方案，但量产就绪度较低，上市周期约6个季度。所有方案都需要优化封装以改善串扰性能，同时明确向后兼容性并非448G方案的强制要求，上市时间是核心考量因素。

此外，演讲还明确了不同调制方案的核心参数，对于224G速率，8电平PAM8调制每符号传输3bit，波特率75GBd，Nyquist频率37.5GHz；6电平PAM6调制每符号传输2.5bit，波特率90GBd，Nyquist频率45GHz；4电平PAM4调制每符号传输2bit，波特率112GBd，Nyquist频率56GHz。对于448G速率，PAM8调制每符号传输3bit，波特率150GBd，Nyquist频率75GHz；PAM6调制每符号传输2.5bit，波特率180GBd，Nyquist频率90GHz；PAM4调制每符号传输2bit，波特率224GBd，Nyquist频率112GHz。

在系统级架构目标方面，演讲明确了三类AI网络架构的核心需求。Scale-Up架构为机架内垂直扩展，面向计算与存储内存池化场景，传输距离小于10m，可采用铜或光学介质；Scale-Out架构为机架间水平扩展，面向数据中心核心交换矩阵，传输距离数十至数百米，以光学介质为主；Scale-Across架构为集群间跨域扩展，面向全局算力调度的交换矩阵，传输距离2km以上，完全采用光学介质，三类场景均以以太网为基础技术底座。同时提出，背板设计的核心诉求是端口密度，前面板设计的核心诉求是可扩展性，前面板同一端口需同时支持铜和光学介质，需兼顾模块冷却的灵活性。

在新兴形态选型方面，演讲指出新型互连形态基于OSFP类封装轮廓开发，铜方案在OSFP-XD中的适配性与标准OSFP存在差异，64通道形态对光学方案更具密度优势，而8通道形态是铜互连的优选，新型8/16通道可扩展形态可最大程度兼容现有铜与光学生态。在面板密度方面，1RU面板规格下，8通道方案可实现256条IO通道，16通道方案可实现512条，32通道方案可实现512条，64通道方案可实现1024条。

在铜缆密度利用率方面，26AWG电缆的8通道方案密度利用率32%，16通道64%，32通道36%，64通道72%；32AWG电缆的8通道方案密度利用率14%，16通道29%，32通道17%，64通道34%，更细线径的32AWG电缆空间占用更低，更适配高密度AI机架的部署需求。

本环节最终总结为：过去6个月的技术进展证明，带宽超过100GHz的互连解决方案生态具备可行性；Channel C是产业共识的优选方案，对应新型形态预计2027年完成标准化，8通道、可扩展至16通道的形态是铜互连的首选，130GHz的功能带宽是实际设计目标；铜互连技术将持续应用直到物理性能达到极限，PAM4调制将尽可能延续应用周期；芯片、封装与互连厂商的深度协同，是开发400Gb/s完整供应链的必要条件。

三、TE Connectivity主题演讲：448G/lane Interconnects for AI: Channel Feasibility, Reach Extension, and Early Measurement Results

本环节演讲者为TE Connectivity的Ashika Pandankeril Shaji、Megha Shanbhag、Nathan Tracy、Jason Ellison，以及Semtech的Ed Frlan、Sameh Elnaggar，核心围绕448G铜互连的调制方案选型、通道可行性验证、测试挑战与传输距离扩展方案展开。

在调制方案的核心对比方面，演讲指出448Gbps速率下的调制方案选型是当前行业的核心争议点，核心矛盾在于传输效率与通道损耗的平衡。PAM4调制在现有112G per Lane及以下速率中已实现规模化应用，但在448Gbps速率下，无源通道的损耗问题被显著放大，仅芯片到模块的共封装短距通道具备可行性，更长通道的损耗将超出系统可接受范围，同时低功耗有源铜缆ACC/AEC相比光学方案更具成本优势，PCB host布线在448Gbps下已不具备可行性，必须采用共封装铜有线方案，高密度部署需求需要更细线径的AWG电缆，传统IO可插拔连接器存在性能瓶颈，需要开发新型IO形态以实现448Gbps传输。

在具体损耗对比上，对应调制方案的Nyquist频率下，PAM4的电缆损耗约17dB/m@112GHz，PAM6约14dB/m @85GHz；IO连接器损耗PAM4约4dB，PAM6约2.5dB；共封装连接器损耗PAM4约1dB，PAM6约0.7dB；基板损耗PAM4约10-15dB，PAM6约5-8dB；典型端到端通道（TP0-TP5）的总损耗，PAM4超过42dB，PAM6约36dB；芯片到模块短距通道的损耗，PAM4约28dB，PAM6约18dB。

在通道信号完整性仿真方面，演讲发布了新型IO形态连接器与CPC连接器的全频段仿真结果。新型IO连接器的仿真模型覆盖模块PCB、带短电缆的内部电缆端接、带走线的完整结构，仿真结果显示其差分插入损耗、差分回波损耗、远端功率和串扰、近端功率和串扰在100GHz频率范围内均具备优异性能，无明显谐振点。

CPC连接器的仿真覆盖两类典型通道，通道1为芯片到模块的30AWG 250mm电缆（CPC到IO），通道2为CPC/DAC/CPC架构的1m 26AWG DAC加30AWG 250mm内部host通道，测试覆盖插入损耗、host侧与模块侧回波损耗、功率和串扰，其中串扰包含5个干扰源（3个远端串扰、2个近端串扰），结果显示两类通道在110GHz以上频率仍具备可接受的信号完整性表现。

在高频测试挑战方面，演讲明确了当前110GHz+频率测试面临的多项工程瓶颈。测试引线长度需严格限制在6英寸以内，以降低接入损耗对测试结果的影响；测试设备需要64端口的多端口矢量网络分析仪，而110GHz以上频率的去嵌入操作难度极高，同时面临高衰减与测试点调谐的双重困难；1mm多引脚测试点可降低接入损耗，但会恶化串扰性能，需要在损耗与串扰之间实现精准平衡；机械校准标准件的对接寿命仅为250次，110GHz 16端口矢量网络分析仪的校准需要完成118次测量，校准流程复杂且效率极低；1mm连接器极易因引脚与插座对不准、过扭矩操作而损坏，同时PCB安装孔与信号焊盘的公差、PCB层间对齐公差，也会对测试结果产生显著影响。

在实测数据与演示验证方面，演讲发布了448Gbps通道的实测结果，采用1mm测试点、CPC连接器、专用测试板完成测试，非去嵌入的插入损耗数据覆盖0-120GHz全频段。同时展示了OCP 2025大会上完成的448Gbps现场演示成果，演示采用0.5m 30AWG的448G电缆组件、带1mm测试点的448G测试板、125GHz矢量网络分析仪，测得双端直通通道的插入损耗约30dB，在105GHz频率范围内无谐振，直接验证了CPC方案的工程可行性。

在系统级误码率仿真与有源方案验证方面，演讲针对共封装铜主机通道的三类外接电缆配置，即传统无源DAC、远端均衡ACC、双端均衡ACC，完成了448Gb/s per Lane速率下的全链路仿真。在1m 30AWG电缆长度下，PAM4调制的无源DAC误码率为1.40×10⁻¹，远端均衡ACC为8.28×10⁻²，双端均衡ACC为7.26×10⁻²；PAM6调制的无源DAC误码率为2.00×10⁻⁵，远端均衡与双端均衡ACC的误码率均约为1.00×10⁻⁷；PAM8调制的无源DAC误码率为3.00×10⁻⁵，远端均衡ACC为6.17×10⁻⁶，双端均衡ACC为3.7×10⁻⁶。

仿真结果显示，共封装铜与优化的连接器可支持最长1m的无源DAC部署，ACC可显著优化误码率性能，并将最大传输距离扩展至2m。同时发布了ACC的详细系统架构，主机Tx参数包括统计PRBS图案、448Gb/s波特率、800mVppd差分电压摆幅，调制方式支持PAM4、PAM6、PAM8，CTLE按波特率缩放；主机Rx参数包括输入参考噪声、ADC有效位数、Tx SNDR、Rx FFE、随机与双狄拉克抖动、单光标MLSD；ACC架构包括独立优化的近端重驱动器与远端重驱动器，增益范围10dB至20dB，CTLE的极点与零点可按电芯片响应调整。

本环节最终总结为：448G电链路具备工程可行性；无源铜链路实现448G-PAM4存在较大挑战；无源铜缆组件采用PAM6/PAM8调制具备落地可行性；新型替代形态可为448G互连设计提供全新的优化空间；重驱动器等有源组件可有效扩展电链路的传输距离。

四、Molex主题演讲：Copper Interconnect for 400 Gb/s Signaling for AI Networks

本环节演讲者为Molex互连技术总监Augusto Panella（Gus Panella），核心围绕机械设计对448G铜互连信号性能的影响展开，明确了机械设计的核心要求与产业建议。

演讲首先明确了研究背景与核心目标，448G架构的演进，由信号通道内所有组件的累积链路预算决定，AI与HPC应用无论采用光学还是铜方案，都将面临行业特有的挑战。铜互连的机械设计，对定义大规模部署所需的性能范围起到关键作用，本次研究聚焦理想化的铜缆背板通道，分析关键机械设计对信令目标的影响。

在测试配置方面，本次研究采用26AWG背板连接线，线对线对接方式，设置了5组脱开偏差变量，分别为1.00mm、0.75mm、0.50mm、0.25mm、平齐对接，测试采用的TDR上升时间（20%-80%）为6.0ps，可精准捕捉通道的阻抗波动与信号性能变化。

在机械设计对信号性能的影响分析方面，演讲明确，连接器的机械对接精度直接决定了448G通道的信号完整性表现。脱开偏差会显著影响通道的插入损耗、回波损耗、阻抗一致性与串扰性能，1.00mm的脱开偏差会带来约1.5dB的插入损耗变化、15Ω的阻抗波动，以及12-14dB的串扰性能恶化，随着脱开偏差的减小，通道性能逐步改善，0.25mm的脱开偏差在部分场景下可满足性能要求，平齐对接的通道性能最优。

基于测试结果，演讲提出了三项核心设计建议：部分应用场景下，0.25mm的脱开偏差可满足448G通道的性能要求；224G时代推荐的平齐对接要求，将延续至448G时代的设计中；448G应用的机械设计，将推动线对线对接接口的规模化应用。

五、专题Panel产业共识

本次TEF 2025大会的铜互连专题Panel，通过全产业链的技术研讨，形成了明确的产业共识：400G per Lane铜互连技术已具备工程可行性，是未来AI数据中心Scale-Up架构短距高速场景的核心互连底座；高阶调制方案、新型互连形态、共封装技术是下一代铜互连技术的核心演进方向；芯片、封装、互连厂商的深度协同，是推动技术标准化与规模化落地的核心前提。铜互连技术将与光学互连方案形成场景互补，共同支撑AI以太网的持续演进，为下一代AI算力集群的建设提供高可靠、低成本、高密度的互连解决方案。