Semianalysis共封装光学（CPO）专题报告(三)：CPO的市场化落地与部署挑战

文章来源：https://newsletter.semianalysis.com/p/co-packaged-optics-cpo-book-scaling

◆ CPO光引擎的制造考量与市场化路径

CPO尚未实现与广泛应用相匹配的量产规模。博通是唯一一家已出货基于CPO的量产系统（Bailly和Humboldt交换机）的厂商，而英伟达如今也加入了这一行列——但这些产品的出货量都非常低。CPO引入了许多新的制造流程和显著的可制造性挑战。可以理解的是，由于供应链不成熟且缺乏可靠性数据，客户也不愿贸然采用这项技术。

要让CPO获得广泛认可，行业领导者必须投入资源出货相关产品，推动供应链开发可扩展的制造和测试流程。英伟达正承担起这一角色——其目标是让供应链做好准备，发现并解决问题，并让数据中心运营商为我们认为的“杀手级应用”（scale up网络）做好准备。

关于CPO，有几个关键组件和考量因素值得关注，它们均对性能和可制造性有重要影响：

- host与光引擎的封装

- 光纤与光纤耦合

- 激光源与波分复用（WDM）

- 调制器类型

◆ host与光引擎的封装

顾名思义，“共封装光学”本质上是一个封装和组装难题。

光引擎包含光组件和电组件：光电探测器和调制器是光子集成电路（PIC）中的光组件；驱动器和跨阻抗放大器是电子集成电路（EIC）中的电路组件。PIC和EIC需要集成才能使光引擎正常工作——实现PIC-EIC集成的封装方法有多种。

◆ PIC-EIC集成的多种封装方法

光引擎可以是单片式的——即PIC和EIC制造在同一硅晶圆上。单片集成在寄生参数、延迟和功耗方面具有最优性能，Ayar Labs的第二代TeraPHY芯片小体就采用了这种方案（不过其下一代芯片小体将转向台积电COUPE）。格芯（GlobalFoundries）、Tower半导体和Advanced Micro Foundry等代工厂可提供单片CMOS和硅光子（SiPho）工艺。然而，单片工艺的几何尺寸局限于35nm左右——因为光子工艺无法像传统CMOS那样缩放，这限制了EIC的性能，尤其是在CPO系统所需的更高通道速度场景下。尽管单片集成具有固有的简单性和优越性，但这一限制使其难以实现扩展——这也是Ayar Labs转向异构集成光引擎以实现进一步扩展的原因。

异构集成正成为主流方案：通过硅光子（SiPho）工艺制造PIC，再通过先进封装将其与CMOS晶圆制成的EIC集成。现有多种封装解决方案，其中更先进的封装方案能提供更高性能——3D集成在带宽和能效方面表现最佳。EIC与PIC之间通信的一个关键问题是寄生参数（会侵蚀性能）：缩短走线长度可大幅降低寄生参数，从而提高耦合效率——从带宽和功耗角度来看，3D集成是实现CPO性能目标的唯一途径。

◆ 台积电COUPE成为首选集成方案

台积电正迅速成为无晶圆厂巨头和初创企业下一代光引擎的首选代工厂合作伙伴。首批基于CPO端点的高量产产品以“COUPE”（紧凑通用光子引擎，Compact Universal Photonic Engine）为名推出，涵盖EIC和PIC的制造，以及台积电COUPE方案下的异构集成。

英伟达在2025年GTC大会上高调展示了其COUPE光引擎，这将是首批出货的COUPE产品；博通尽管其现有光引擎世代与其他供应链合作伙伴合作，但其未来路线图也将采用COUPE；如前所述，此前依赖格芯Fotonix平台制造单片光引擎的Ayar Labs，如今也将COUPE纳入其路线图。

与在传统CMOS逻辑领域的主导地位不同，台积电此前在硅光子领域的存在感有限——格芯和Tower半导体是该领域的首选代工厂合作伙伴。但近年来，台积电在光子技术能力方面迅速追赶，同时凭借其在EIC组件的先进CMOS逻辑、以及领先的封装能力（台积电是唯一一家已成功实现规模化晶圆对晶圆混合键合的代工厂，已批量出货多款AMD混合键合芯片）占据优势。混合键合是一种性能更优的PIC与EIC键合方式，尽管成本显著更高。英特尔正努力开发类似能力，但在这项技术的开拓中面临着巨大挑战。

总体而言，尽管台积电此前在独立硅光子能力方面相对薄弱，但如今已成为CPO领域的关键参与者。与其他主要厂商一样，台积电旨在占据尽可能多的价值链份额——通过采用台积电COUPE方案，客户实际上承诺使用台积电制造的PIC，因为台积电不封装来自其他代工厂的硅光子晶圆。事实上，许多专注于CPO的公司已明确转向，将台积电COUPE作为未来几年的市场化解决方案核心。

◆ 下一代通信的3D光引擎（OE）：释放创新潜力

光学技术对于实现高速可靠的数据传输、降低AI网络功耗至关重要。通过SolC-X工艺（即COUPE*）实现的EIC-on-PIC堆叠，在保持最优系统功耗的同时，提供了无与伦比的互联密度。

◆ 芯片制造

台积电提供全面的芯片制造解决方案：EIC基于N7工艺制造，集成高速光调制器驱动器和跨阻抗放大器（TIA），并包含加热器控制器（用于波长稳定等功能）；PIC则基于SOI N65工艺制造，台积电为光子电路设计、光子版图设计与验证，以及光子电路的仿真建模（涵盖射频、噪声、多波长等方面）提供全面支持。

EIC和PIC通过台积电SoIC键合工艺实现键合。如前所述，更长的走线长度意味着更多的寄生参数，会导致性能下降——台积电SoIC是一种无凸点接口，在非单片集成的情况下实现了尽可能短的走线长度，因此是异构集成EIC和PIC的最优性能方案。如下表所示，在同等功耗下，基于SoIC的光引擎的带宽密度是基于凸点集成的光引擎的23倍以上。

COUPE支持完整的光引擎设计和集成流程：

- 光IO方面：支持微透镜（μLens）设计（允许在晶圆或芯片级集成微透镜），以及涵盖反射镜、微透镜、光栅耦合器（GC）和反射器的光IO路径仿真。

- 3D堆叠方面：支持3D布局规划、SoIC-X/TDV/C4凸点布局实现、接口物理检查，以及高频通道模型提取与仿真。

- 为确保开发顺畅，台积电提供完整的COUPE设计与验证PDK（工艺设计套件）和EDA工作流，帮助设计师高效实现技术落地。

◆ 耦合方式

如后文将详细介绍，耦合方式主要有两种：光栅耦合（GC）和端面耦合（EC）。COUPE为GC和EC采用了相同的EIC-on-PIC无凸点堆叠结构，但COUPE-GC将独特使用硅透镜（Si lens）和金属反射器（MR），而COUPE-EC则专为端面耦合设计了EC端面（用于终止EC至光纤的连接）。

对于GC方案：硅透镜设计在770微米的硅载体（Si-carrier）上，金属反射器直接位于光栅耦合器下方，同时配备光学性能优化所需的介质层；随后，硅载体通过晶圆对晶圆（WoW）键合至芯片对晶圆（CoW）晶圆。

◆ 光纤连接单元（FAU）

FAU需根据COUPE的光路径进行协同设计，其核心目的是将硅透镜的光以低插入损耗耦合至光纤。随着IO数量增加，制造难度会上升，但如果行业能遵循特定标准，可降低开发时间和成本。总体而言，每个组件都需要优化设计，以实现最佳光学性能。

◆ 产品路线图

COUPE的初始版本是基板上的光引擎，最终目标是将光引擎部署在中介层上。中介层提供更高的IO密度，因此能实现光引擎与ASIC物理层（PHY）之间更大的带宽——单个光引擎的带宽有望达到12.8 Tbps，相当于约4 Tbps/mm。将光引擎集成到中介层的挑战在于，中介层尺寸的缩放（中介层比封装基板更昂贵）以及需要键合更多组件，这会带来良率挑战；此外，随着中介层/基板尺寸的增大，翘曲问题会更加突出，进一步加剧这些挑战。

这也是博通为何要将其CPO解决方案转向台积电COUPE的原因——尽管博通已通过日月光（SPIL）开发的扇出晶圆级封装（FOWLP）方案迭代了多代CPO。值得注意的是，博通已承诺为其未来的交换机和客户加速器路线图采用COUPE。

据我们了解，FOWLP方案无法支持超过100G每通道的速率，因为电信号必须通过模内过孔（TMV）传输至EIC，导致寄生电容过大。为保持路线图的竞争力，博通必须转向性能和可扩展性更优的COUPE——这凸显了台积电的技术优势，使其即使在传统上被认为薄弱的光学领域也能赢得客户。

◆ 光引擎与host的共封装

光引擎本身先部署在基板上，然后基板倒装键合至host封装。光引擎的共封装需要大量的封装面积，这意味着必须显著增大封装基板或中介层（具体取决于光引擎的部署位置）。例如，英伟达Spectrum-X光子交换机ASIC封装的基板尺寸将达到110毫米×110毫米——作为对比，Blackwell封装的尺寸为70毫米×76毫米，本身已是一款非常大的芯片。

此外，在基板上贴装更多元件会带来良率挑战。以Spectrum-X为例，需先将36个合格的光引擎倒装键合至基板，然后再键合中介层模块，完成“基板上”的CoWoS组装步骤。

同样，对于中介层而言，制造更大尺寸的中介层成本高昂，且需要键合更多元件，这会带来良率挑战；此外，随着中介层/基板尺寸的增大，翘曲问题会更加突出，进一步加剧这些挑战。

◆ 光纤连接单元（FAU）与光纤耦合

光引擎引出光纤用于数据传输——一个光通道由两根光纤（或一对光纤，即一根发射、一根接收）组成。光纤耦合（即精确对准光纤与片上波导，以实现光的平稳高效传输）是CPO的关键且具挑战性的步骤，而光纤阵列单元（FAU）在CPO中被广泛用于辅助这一过程。光纤耦合主要有两种方式：端面耦合（EC）和光栅耦合（GC）。

◆ 端面耦合（Edge Coupling）

端面耦合是将光纤沿芯片端面对齐——如下图所示，光纤端面必须与芯片的抛光边缘精确对准，以确保光束准确进入边缘耦合器。光纤尖端的微透镜将光聚焦并导向芯片，使其进入波导；波导锥形结构逐渐加宽，实现平滑的模式转换，减少反射和散射，确保耦合效率。若没有此类透镜和锥形结构，光纤端面与波导端面之间的接口会产生显著的光学损耗。

端面耦合的优势在于耦合损耗低、支持宽波长范围、对偏振不敏感，但也存在一些缺点：

- 制造工艺更复杂，需要底切和深度蚀刻；

- 光纤密度受限于1D结构，难以提升；

- 与芯片堆叠不兼容（因为硅通孔（TSV）需要减薄芯片）；

- 在封装尺寸、机械应力、翘曲和光纤处理方面存在机械可靠性挑战；

- 热可靠性较差；

- 整体生态系统兼容性不足。

格芯（GlobalFoundries）在今年的VLSI大会上展示了一款单片集成的氮化硅（SiN）边缘耦合器，在其标志性的45纳米“Fotonix”平台上实现了32通道和127微米间距。

◆光栅耦合（Grating Coupling, GC）

在光栅耦合器（GC）中，光从顶部入射，光纤以小角度放置在光栅上方。当光到达光栅时，周期性结构将光散射并向下弯曲至波导中。

光栅/垂直耦合的主要优势是支持多排光纤，允许单个光引擎连接更多光纤；此外，光栅耦合器无需放置在基板底部，因此光引擎可部署在中介层上；最后，光栅耦合器的对准精度要求较低，且可通过简单的两步蚀刻工艺制造。光栅耦合的缺点是：单偏振光栅耦合器仅支持有限的波长范围，且对偏振高度敏感。

英伟达更倾向于光栅耦合，因其具有多项优势：支持2D密度、占位面积更小、制造更简单、晶圆级测试比边缘耦合更便捷。但该公司也意识到光栅耦合的一些缺点：与边缘耦合相比，光栅耦合通常会引入更高的光学损耗，且光学带宽更窄（端面耦合通常能容纳更宽的光谱范围）。台积电显然也更偏好光栅耦合——其COUPE平台支持该方案。

◆ 激光类型与波分复用（WDM）

CPO中的激光集成主要有两种方式：

第一种是片上激光（on-chip lasers）——将激光和调制器集成在同一光子芯片上，通常通过将三五族（InP）材料键合至硅实现。片上激光简化了设计并降低了插入损耗，但存在一些挑战：

- 激光是系统中最容易发生故障的组件之一——如果集成到CPO引擎中，故障的影响范围会很大，可能导致整个芯片失效；

- 激光对温度敏感——将其部署在共封装光引擎中，会使其非常靠近系统中最热的部分（主机硅芯片），这会进一步加剧散热问题；

- 片上激光通常难以提供足够高的输出功率。

行业已达成共识的一种方式是使用外部激光源（ELS）：激光位于独立的模块中，通过光纤连接至光引擎，通常采用OSFP等可插拔封装形式。这种设置简化了激光故障（相当常见）的现场维护。

外部激光源的缺点是功耗较高。如下图所示，在基于外部激光源的系统中，输出功率会在多个阶段因连接器损耗、光纤耦合损耗和调制器低效等因素而损失。因此，该系统中的每个激光必须提供24.5 dBm的光功率，以补偿损耗并确保可靠传输。高输出激光会产生更多热量，且在热应力下老化更快——激光和TEC占外部激光源功耗的约70%。尽管激光设计、封装和光路径的渐进式改进有所帮助，但激光的高功率需求问题尚未完全解决。

在今年的VLSI大会上，英伟达强调了其生态系统中的多家激光合作伙伴：Lumentum（单通道高功率DFB激光器）、Ayar Labs（DFB激光器阵列）、Innolume（量子点锁模梳状激光器），以及Xscape、Enlightra和Iloomina（泵浦非线性共振梳状激光器）。

英伟达还讨论了探索VCSEL阵列作为潜在替代激光解决方案的可能性——尽管单光纤数据速率会更低，且可能存在一些热问题，但VCSEL可能具有功耗和成本优势，适用于“宽且慢”的应用场景。不过，SA认为这并非英伟达当前的优先事项。

外部激光源（ELS）光链路损耗明细

波分复用（WDM）是指在同一根光纤上传输多个不同波长（或“波长通道”）的光信号。WDM的两种常见形式是粗波分复用（CWDM）和密集波分复用（DWDM）：CWDM通常承载较少的通道，通道间距相对较大（通常为20nm）；而DWDM则可承载更多通道，通道间距非常小（通常<1纳米）。CWDM较宽的通道间距限制了其容量，而DWDM较窄的间距可容纳40、80甚至超过100个通道。WDM的重要性在于，如今大多数CPO方案的光引擎可连接的光纤数量有限——有限的光纤对意味着必须最大化每对光纤的容量。

◆ 调制器类型

当激光进入PIC后，会经历调制阶段（由驱动器驱动）——即将电信号编码到激光的波长中。用于这一过程的三种主要调制器类型是：马赫-曾德尔调制器（MZM）、微环调制器（MRM）和电吸收调制器（EAM）。每个波长通道（单个光通道上的单个波长）都需要一个调制器。

◆马赫-曾德尔调制器（MZM）

MZM通过将连续波光信号分成两个波导臂，利用施加的电压改变波导臂的折射率；当两束光重新组合时，其干涉图案会调制信号的强度或相位，从而实现数据编码。

马赫-曾德尔调制器（MZM）结构示意图

MZM是三种调制器中最容易实现的，且热敏感性低，减少了对精确温度控制的需求；其高线性度支持PAM4和相干QAM等先进调制格式（尽管QAM不适用于HPC/AI工作负载）；低啁啾特性改善了高阶调制和长距离传输的信号完整性；此外，MZM支持更高的单通道带宽——200G每通道已得到验证，非相干PAM调制下400G每通道被认为是可行的。

然而，MZM也存在一些缺点：

- 占位面积大（尺寸以毫米为单位，而MRM以微米为单位）——因为需要两个波导臂和一个组合区域，消耗更多芯片面积，限制了光引擎PIC中调制器（进而通道）的密度。MZM的尺寸约为12,000平方毫米，EAM约为250平方毫米（5×50毫米），MRM则在25-225平方毫米之间（直径5-15毫米）。这是MZM的关键缺点之一，可能限制其扩展性——不过，若考虑包含调制器周围的驱动器和光/电控制电路的完整PIC/EIC组合尺寸，MZM的尺寸劣势可能会不那么显著。

- 功耗高——相位偏移过程需要大量能量，且其偏置电压（即启动电压）高于MRM（MRM工作在亚电压下）。不过，Nubis等公司正尝试通过巧妙设计来改善MZM的功耗劣势。

在初创企业生态中，Nubis是主要将MZM用于scale up CPO解决方案的公司之一——由于MZM占位面积大且支持的波长通道数量有限，在初创企业生态中并未被广泛采用。

◆ 微环调制器（MRM）

MRM利用与一个或多个直波导耦合的紧凑型环形波导：电信号改变环形波导的折射率，使其谐振波长发生偏移；通过调谐谐振波长与入射光对齐或错位，MRM调制光信号的强度或相位，从而实现数据编码。

光源从输入端口传入环形波导——对于大多数波长的光，环形波导不会发生谐振，因此光会穿过器件从输入端口传输至直通端口；若波长满足谐振条件，光会在环形波导中产生相长干涉，转而被耦合至下拉端口。如下列归一化功率图表所示，特定波长的光会导致下拉端口的传输功率出现尖锐峰值，而直通端口的传输功率则相应下降——这一效应可用于调制。

光引擎通常使用多个MRM，每个环形波导可调谐至不同波长——这使得环形波导本身即可实现波分复用（WDM），而无需额外的器件来完成WDM功能。

MRM具有多项关键优势：

- 尺寸极其紧凑（以数十微米为单位），相比MZM可实现高得多的调制器密度（MZM约12,000平方毫米，EAM约250平方毫米，MRM 25-225平方毫米）；

- 非常适合WDM应用（包括支持8或16个波长的DWDM），并具备内置的复用/解复用功能；

- 能效高（单位比特功耗低）；

- 低啁啾特性，改善信号质量。

然而，MRM也面临一些挑战：

- 热敏感性是MZM和EAM的10-100倍，需要设计复杂且难以制造的精确控制系统；

- 非线性特性，使PAM4/6/8等高阶调制的实现变得复杂；

- 敏感性和严格的温度控制容差，使得标准化难以实现（每个设计都有精确的要求）。

在解决方案提供商中，英伟达明确偏好MRM——该公司声称是首家设计并将MRM应用于CPO系统的企业。英伟达认为，MRM的核心优势是尺寸紧凑和驱动电压低，有助于降低功耗。但MRM技术的控制难度较大，因此设计精度对于成功实现至关重要——这正是英伟达的优势所在。

在制造方面，台积电先进的CMOS专业技术非常适合制造高精度、高Q值的MRM；此外，Tower半导体在其光子工艺节点上也具备强大的制造能力。

MRM的实现具有挑战性，但完全可行，且有望实现比MZM更高的带宽密度——这也是台积电、英伟达以及Ayar Labs、Lightmatter、Ranovus等众多CPO公司聚焦这一技术路线图的原因。

◆ 电吸收调制器（EAM）

EAM通过施加电压来改变其吸光能力，从而实现信号调制。更具体地说：当施加低电压或无电压时，EAM允许大部分入射激光通过，呈现“透明”或“开启”状态；当施加较高电压时，锗硅（GeSi）调制器的带隙会偏移至覆盖高C波段范围（1500纳米以上），增加该波长范围内的吸收系数，衰减通过邻近波导的光信号，呈现“关闭”状态——这一现象被称为Franz-Keldysh效应。这种“开启”与“关闭”状态的切换调制了光的强度，从而将数据有效编码到光信号上。

如今，使用EML进行调制的收发器中，也采用了相同的原理：连续波（CW）分布式反馈（DFB）激光器与基于铟磷（InP）的EAM耦合，构成单个独立的EML，可调制一个通道。例如，800G DR8收发器在8个独立的光纤通道上使用8个EML，每个通道采用PAM4调制（2比特/信号），信号速率约为56吉波特。与锗硅调制器不同，InP调制器的带隙对应O波段（1310纳米）——这是所有数据通信DR光模块使用的标准波长，因此具有很强的互操作性。

InP调制器存在一些缺点，使其不太适合用于CPO：InP晶圆通常尺寸较小（3英寸或6英寸），且良率较低——这两个因素导致铟磷基器件的单位成本高于硅基器件（硅基器件可采用8英寸或12英寸工艺制造）；此外，InP与硅的耦合也比锗硅与其他硅器件的耦合困难得多。

与MRM和MZM相比，EAM具有多项优势：

1. 热稳定性：EAM和MRM都需要控制逻辑和加热器来稳定温度变化，但EAM的热敏感性本质上更低。相比MRM，EAM在50℃以上的热稳定性更好——MRM对温度非常敏感，典型的稳定性为70-90 pm/℃，这意味着2℃的温度变化会导致谐振偏移0.14纳米，远超MRM性能崩溃的0.1纳米谐振偏移阈值；相反，EAM可承受高达35℃的瞬时温度变化。这种耐受性对于Celestial AI的方案尤为重要——其EAM调制器位于高功耗加速器（XPU）下方的中介层中，而XPU的功耗可达数百瓦；此外，EAM还可承受约80℃的高环境温度，这可能适用于部署在加速器旁（而非下方）的芯片小体应用场景。

2. 尺寸与功耗：与MZM相比，EAM尺寸小得多且功耗更低——MZM的较大尺寸需要高电压摆幅，需放大serdes以实现0-5V的摆幅（MZM约12,000平方毫米，EAM约250平方毫米，MRM 25-225平方毫米）；此外，MZM还需要更多的加热器功耗来维持如此大尺寸器件的所需偏置。

另一方面，使用锗硅EAM用于CPO也存在一些缺点：

1. 可靠性担忧：基于硅或SiN的物理调制器结构（如MRM和MZM），被认为比锗硅基器件具有更高的耐久性和可靠性。事实上，许多人担心锗硅基器件的可靠性——因为锗基器件的加工和集成难度较大，但Celestial AI认为，锗硅基EAM本质上是光电探测器的反向结构，而光电探测器在如今的收发器中广泛应用，其可靠性已得到验证。

2. 波长限制：锗硅调制器的带边天然位于C波段（1530纳米-1565纳米），设计量子阱将其转移至O波段（1260-1360纳米）是一项极具挑战性的工程问题——这意味着锗硅基EAM可能只能形成闭环CPO系统，难以融入开放的芯片小体生态系统。

3. 激光生态：围绕C波段激光源构建激光生态系统，可能比利用成熟的O波段连续波（CW）激光源生态系统存在规模不经济问题。大多数数据通信激光为O波段设计，但Celestial AI指出，1577纳米XGS-PON激光的产量相当可观——这类激光通常用于消费级光纤到户（FTTH）和企业互联应用。

4. 插入损耗与复用需求：锗硅EAM的插入损耗约为4-5 dB，而MRM和MZM的插入损耗均为3-5 dB；此外，MRM可直接复用不同波长，而EAM需要单独的复用器来实现CWDM或DWDM，这会略微增加损耗预算。

总体而言，当前CPO实现中EAM的应用并不广泛，Celestial AI是少数积极采用这一方案的公司之一。

◆ 光引擎（OE）路线图——光引擎的扩展 如今可用的光引擎，其聚合带宽通常在1.6Tbps至3.2Tbps之间：英伟达Quantum CPO采用1.6 Tbps的光引擎，Spectrum系列计划采用3.2 Tbps的版本；博通展示了其用于Bailly的6.4 Tbps光引擎，但尺寸非常大（是英伟达方案的2-3倍宽），且需要两个FAU，因此其带宽密度可能与英伟达的方案相当；Marvell的6.4 Tbps光引擎也存在类似情况，需要两个FAU，占位面积大，且据SA所知，短期内不会用于任何量产系统。

如前所述，英伟达Spectrum-X光子交换机中的3.2 Tbps光引擎实现，其岸线带宽密度并不比LR serdes驱动的可插拔模块更高。换句话说，光引擎密度必须经过多轮扩展，才能提供令人信服的性能优势并推动客户采用——这意味着需要同时扩展主机硅与光引擎EIC之间的电接口，以及光纤输出的带宽。 但如果我们能够自由设计下一代互联技术，有哪些方法可以为当前及未来的光引擎解锁更大带宽？ ◆ 带宽扩展的关键方法 以下是共封装光引擎带宽扩展的关键方法： 1. 继续使用基于电serdes的物理层（PHY）：利用短距离（SR）串并转换器相比长距离串并转换器更简单的设计实现、更小的面积和更低的功耗——这本质上是一种过渡方案，硅设计师无需重新架构其IO；此外，使用电串并转换器还能为同一硅芯片提供灵活性，既可搭配现有可插拔光模块，也可使用铜缆。 2. 使用宽IO物理层（如UCIe），采用较低的波特率（如56G）和NRZ调制：这对光引擎EIC的要求更低，甚至可能无需昂贵的混合键合（因为低速率下寄生参数的影响较小）；但低信号速率意味着光引擎引出的光纤数量可能更快成为瓶颈——波分复用（WDM）可通过允许单根光纤并行承载多个数据流，帮助解决这一问题。 3. 使用宽IO物理层（如UCIe），然后通过EIC将信号串行化为较少数量的光纤通道：继续采用高波特率和PAM4调制，以最大化单个光通道的速度；必要时通过WDM方案增加波长数量，允许每对光纤承载多个波长通道，进一步提升带宽。 解决了电侧的问题后，下一个挑战是光纤可承载的输出带宽——总光纤带宽取决于三个关键因素：1）光纤数量（定义光通道数量）；2）单通道速度；3）单根光纤的波长数量——这三者均是带宽扩展的核心路径。 近年来，行业将相关概念分为两大方向：“窄而快”（Fast and Narrow）与“宽而慢”（Slow and Wide）。“高速窄带”指每个FAU的光纤数量较少（最多几十根），但每对光纤的链路速度快；“低速宽带”则基于更多的光纤对（可能采用更精细的间距），但单对光纤的带宽速度慢得多。 1. 增加光纤对数量 光纤密度受限于光纤间距，单个FAU中的光纤总数受限于可制造性（良率会成为瓶颈）。目前，光纤的最小间距为127微米，意味着每毫米最多可容纳8根光纤；行业正致力于开发80微米间距和多芯光纤，以进一步提升单位面积的光纤容纳量。但增加光纤数量会带来可制造性挑战： - A）光纤对准（仍涉及大量手动流程）容易导致良率损失，且每增加一根需要对准的光纤，FAU的良率都会下降；尽管Ficontec等公司提供自动化工具，但吞吐量仍然较低。 - B）耦合方式也很关键：端面耦合限制光纤阵列为单排，而光栅耦合支持多排。目前我们见过的最大规模光纤阵列是Nubis的2D FAU，支持36根光纤。 2. 提升单通道速度 单通道速度受两个维度影响： - A）波特率：定义每秒发送的符号数——如今的先进系统运行在100Gbaud，行业正推动200Gbaud；但更高的波特率对调制器的开关频率要求更高——在各类调制器中，MZM在这一指标上的能力最强，实现200Gbaud的路径相对清晰。 - B）调制方式：定义每个符号承载的比特数——如今NRZ（1比特/符号）和PAM4（4种幅度等级，2比特/符号）已被广泛采用；研究正扩展至PAM6（约2.6比特/符号）和PAM8（3比特/符号）；更高阶的调制方案还可通过利用光的不同相位（结合多种幅度等级）实现——例如，DP-16QAM支持两个正交平面，每个平面有4种幅度和4种相位，共256种可能的信号，可实现8比特/信号。 3. 波分复用（WDM） 光纤可同时承载多个波长的光信号——例如，一根光纤若有8个波长，每个波长承载200Gbps的数据，则总传输容量可达1.6太比特/秒。如今商用的DWDM解决方案通常支持8波长或16波长配置；研究人员还在探索广谱、波段复用和层间复用技术，以增加波长通道数量。

波长通道数量扩展的关键挑战之一，是开发能够可靠、高效地生成多个光通道的激光源。Ayar Labs的Supernova激光源支持16个波长（激光由Sivers供应）；Scintil的晶圆级铟磷（InP）激光同样支持最多16个波长；Xscape Photonics正致力于开发支持最多64个波长的可调谐梳状激光。在调制器中，MRM最适合处理多个波长，且具备内置的复用/解复用功能。