南京观海微电子---Vitis HLS设计流程介绍——Vitis HLS教程

传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例（Test Bench）对开发的工程进行仿真验证。随后根据延时、时序以及资源使用等条件因素对设计进行收敛，对硬件描述语言编写的工程进行综合、布局布线。最后在系统级层面对整个工程进行测试和迭代。