来自国产的高速ADC-ZGAD250D14
前段时间不是去了徴格玩了一趟吗？后来也拿了一块评估板，第一次写高速的东西，献丑了！
主角是一颗流水线ADC，250M的采样率和14bit，可以给不少仪器使用，我也在实验室里面测试了一下，因为高速ADC对信号源的要求很高，所以我直接去原厂测试了。
高速平时评估的表面参数就是这个几个了
通道，采样率和位数：
对标的也是ADI和LT的，但是却没有做P2P，这也表明了自成一家的决心
使用两组独立的14 位流水线型 ADC CORE
在时钟的摆动下，数据通过LVDS接口送出
具备以下功能模块：采样保持电路（S/H）；校正逻辑（每通道独立）；时钟占空比稳定器（可选）；SPI 可配置接口；DDR LVDS 数据输出驱动。
ADC的转换性能参数
标志 | 说明 | 最小 | 典型 | 最大 | 单位 |
|---|---|---|---|---|---|
INL | 积分非线性 | -2 | ±1 | +2 | LSB |
DNL | 微分非线性 | -0.6 | ±0.35 | +0.6 | LSB |
Offset Error | 偏置误差 | -13 | ±5 | +13 | mV |
Gain Error | 增益误差 | -4 | ±1 | 2.2 | %FS |
SNR | 信噪比 | 70 | dB | ||
SFDR | 无杂散动态范围 | 90 | dB |
1. INL（Integral Nonlinearity）积分非线性
衡量 ADC 输出码和理想直线之间的最大偏离；单位是 LSB（最小码值单位）。
±1 LSB 属于较好精度，适用于中高分辨率 ADC。
2. DNL（Differential Nonlinearity）微分非线性
衡量相邻码之间的间距是否一致；DNL > -1 LSB 时，ADC 不会出现“缺码”现象（missing codes）；表中最大 ±0.6 LSB，说明精度较高，线性量化。
3. Offset Error（零偏差）
无输入时 ADC 输出的偏移电压；单位为 mV。表里面最大 ±13 mV，常通过校准或系统补偿去除。
4. Gain Error（增益误差）
理想满量程输入对应输出码偏离的比例误差；单位为 %FS（满量程百分比）；±1%FS 属于典型精度，最大值 2.2%FS。
5. SNR（Signal-to-Noise Ratio）信噪比
输入为正弦波时，ADC 输出的信号与噪声功率比；单位为 dB。
70 dB 对应 大约 11.3 位有效位数（ENOB）：
6. SFDR（Spurious-Free Dynamic Range）无杂散动态范围
指主频与最大杂散信号之间的功率差；单位为 dB。
表 90 dB，意味着高质量动态性能，表现优秀，适合频域应用。
典型性能测试（250Msps，14位）
输入频率 | SNR(dB) | SFDR(dB) | ENOB | THD(dB) |
|---|---|---|---|---|
10 MHz | 68.97 | 92.77 | 11.16 | -91.25 |
20 MHz | 68.92 | 89.35 | 11.15 | -88.4 |
75 MHz | 67.94 | 84.89 | 10.97 | -83.85 |
110 MHz | 67.23 | 83.41 | 10.85 | -81.45 |
可配置两种格式（见寄存器 0x04）：
- Offset Binary（偏移二进制）
- Two's Complement（二进制补码）
FPGA，最近也是学会了百分之30（和大佬比是百分之一）：
LVDS 输出数据时序图
展现了 ADC 如何以差分形式输出多个通道的数据字节、时钟和标志信号，常用于高速 ADC（如 AD9680、ZGAD250D14、AD9961 等）串行数据接口的理解和 FPGA 采集设计中。下面逐行解读时序图各组成部分：
图中展示了：
输入时钟（CLK±）
输出时钟（CLKOUT±）
通道数据（DA0~DB3，差分）
溢出标志位（OF±）
以N 个采样点为序号，每个采样输出包含多个通道，每通道分多位，每位分高低字节（lane 拆分），每个时钟周期输出一部分数据。
CLK±：ADC 外部输入时钟（差分）
图中最上方的 CLK+/CLK- 是 ADC 的采样时钟输入；数据采样点如 N、N+1 等就是以此时钟采集。
tH 与 tL：
tH：时钟高电平持续时间。
tL：时钟低电平持续时间。
CLKOUT±：ADC 输出参考时钟（差分）
给下游 FPGA 做数据对齐、锁相参考用；对应 CLK，但可能有相位延迟（tC）。
tC: CLK 到 CLKOUT 延迟。
DAO_x / DAO_x± / DBx±：数据输出通道（差分）
ADC 采样数据通过多个 Lane 输出；每个通道的数据如 DA0、DA1、DB0、DB1，分别以双比特 DDR（Double Data Rate）在时钟沿交替输出。
每一位标有 N-6, N-3, N-2 表示这是第几个采样周期的数据。
比如DA0 N-6 表示第 N-6 个采样的 DA0 数据位；DA0_1± 表示 DA0 通道第一组差分输出（数据 lane）。
tD：表示数据与 CLKOUT 的对齐延迟
OF±：溢出标志输出（差分）
OF A/B 表示每个通道是否过载；这个标志位通常用于诊断输入信号是否超过 ADC 可承受的范围（即发生 clipping）。
每条数据线为差分对（+/-）：如 DA0_1+ / DA0_1-。
每个通道输出的数据按时间分布交错，通过两个时钟边沿送出：
例如 DA0 N-6 与 DA1 N-6 为一个采样周期的两个字节；N-3 与 N-2 为后续采样值。
模拟一个采样过程
按照8 位，每通道量化为 0~255；每个时钟周期输出 2 个 4bit 数据（高4位+低4位）；采用 Lane 交错格式 DAx±，模拟 LVDS 差分线输出。
这篇就先这样，后面再说，高速是一个全新的世界。
https://www.zynalog.com/upload/20250708/ZGAD250D14.pdf
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