Marvell AI Day：AI芯片进入定制化时代(2nm定制SRAM、先进封装、CPO光互连)

原文链接：https://www.marvell.com/content/dam/marvell/en/company/assets/marvell-custom-ai-investor-event-2025.pdf

一、AI基础设施与数据中心市场趋势 1. 资本支出增长

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◆ 美国前四大 hyperscaler（亚马逊、Meta、微软、谷歌）的资本支出在2023 - 2025年期间复合年增长率（CAGR）达46%，2025年预计达到3270亿美元。

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◆ 整体数据中心资本支出增长迅速，2023年为2600亿美元，2025年预计达5930亿美元，2028年更将达到1.022万亿美元，CAGR为20%。

2. 市场规模预测

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◆ 数据中心半导体市场规模在2028年预计达8250亿美元，其中加速计算（Accelerated Compute）TAM为3490亿美元，较2024的预期预测翻倍。

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◆ Marvell的数据中心总目标市场（TAM）从2023年的210亿美元增长到2028年的940亿美元，其中加速定制计算（Accelerated Custom Compute）占比最大，2028年预计达554亿美元，CAGR为53%。

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3. AI集群规模与模型创新

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◆  百万级XPU集群加速落地

      xAI计划部署100万颗XPU的超大规模集群，Microsoft在2025年已实现20万颗XPU集群，而Meta在2024年完成10万颗XPU的部署。

      从2020年Microsoft的1万颗XPU到2023年的1.4万颗，再到2024年Meta的10万颗，行业呈现出集群规模每1-2年爆发式增长的趋势。 ◆ 大语言模型驱动应用多元化

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① 模型能力从基础的内容写作、实时聊天机器人，拓展至复杂的代码编写、数学问题求解和谜题解析等领域。

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② 推理优化基础设施兴起，AI工作负载的多样化推动基础设施向专业化方向发展。

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4. 计算核心设计的专业化与多元化 ◆ XPU内部架构优化

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① 聚焦高密度SRAM、计算核心和接口的多点优化，涉及核心架构、核心数量、精度级别及核心与内存比例等维度。

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② 提出“可编程、功能强大、专用”的设计理念，以满足不同AI工作负载的定制化需求。

◆ 内存、封装技术到系统的创新 ① 通过HBM（高带宽内存）接口和先进封装技术提升系统规模，超越单一芯片的性能限制。 ② 强调从芯片到整个平台设计的多样性，例如针对特定工作负载优化的双AI机架架构。

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二、Marvell的市场策略与目标 1. 定制化机会

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◆ Marvell聚焦于定制XPU（Custom XPU）及配套芯片（XPU Attach）市场，预计到2028年，定制XPU市场规模达408亿美元（CAGR 47%），XPU Attach达146亿美元（CAGR 90%）。

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◆ 公司拥有超过50个客户机会，预计生命周期收入达750亿美元，其中三分之一来自定制XPU，三分之二来自XPU Attach。

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2. 市场份额目标

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◆ 计划在2028年实现定制计算及配套芯片市场20%的份额，目前市场份额低于5%。

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◆ 整体数据中心市场份额目标也为20%，2023年约10%，2024年约13%。

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三、技术优势与创新 1. 全流程定制能力

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      Marvell具备从系统架构、设计IP、封装、硅服务到制造物流的全流程定制服务能力，拥有30年“一次成功”的硅设计经验。在系统架构方面，其能够深入了解客户的业务需求和应用场景，从而设计出最适配的芯片架构。例如，针对不同的AI计算任务，如自然语言处理、图像识别等，定制专门的计算单元和数据通路，以实现最佳的性能表现。

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      拥有一系列关键的设计IP。领先的SerDes技术在3nm工艺下可实现224Gbps电/光SerDes，这种高速SerDes技术能够保证数据在芯片间以及芯片与外部设备间高速、稳定地传输，大大提高了数据处理的效率。在数据中心中，大量的数据需要在不同的服务器、存储设备和网络设备之间传输，高速SerDes技术能够确保数据传输的低延迟和高带宽，满足AI应用对数据传输的严苛要求。OFC 2025期间demo了支持LR的3nm 224G 电Serdes以及3nm 200G/lane optical retimer以及3nm的400G/lane Optical Serdes(搭配TFLN MZM)。

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      芯片到芯片（Die - to - die）互连技术，优化了芯片内部不同Die之间的通信效率，降低了功耗和延迟。先进封装技术如TSMC CoWoS，能够实现更高密度的芯片集成，提高系统的性能和可靠性。未来瞄准＞50 Tbps/mm，＜0.1pJ/bit的目标。

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定制HBM技术在计算面积上提升了1.7倍，内存I/O功耗降低75%，这对于需要大量内存带宽的AI计算来说至关重要，能够显著提升AI芯片的内存访问速度，减少数据等待时间，从而加速AI算法的运行。

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      定制2nm SRAM具有高密度特点，带宽密度较行业高17倍，为芯片提供了快速的数据存储和读取能力，满足AI应用对数据快速处理的需求。

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      优化的集成电源解决方案，能够为芯片提供更稳定、高效的电源供应，降低电源管理的复杂度和功耗。

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2. 先进技术布局

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◆ 先进工艺节点

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      积极紧跟3nm、2nm及16/14Å等先进制程，提前3 - 4年进行工艺开发和IP验证。这使得Marvell能够在先进制程工艺成熟后，迅速将其应用于芯片设计中，从而获得更高的芯片性能和更低的功耗。例如，在3nm工艺下，芯片可以集成更多的晶体管，实现更复杂的电路设计，同时降低芯片的功耗，提高能源效率。

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◆ IP组合

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      低功耗、高带宽的SerDes是其IP组合的重要部分，能够在保证数据传输速率的同时，降低功耗，减少能源消耗。定制HBM通过独特的设计，在提升计算面积的同时大幅降低内存I/O功耗，为AI芯片提供了高效的内存解决方案。高密度SRAM凭借其高带宽密度，能够快速响应芯片对数据的读写请求，提升芯片整体的数据处理能力。

◆ 先进封装与共封装光学CPO

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      在数据中心的高速网络通信中，随着数据流量的不断增加，传统的电互连方式面临着带宽瓶颈和信号衰减等问题。CPO和硅光子学技术能够利用光信号进行数据传输，具有更高的带宽和更低的传输损耗，能够满足数据中心对高速、长距离数据传输的需求，为AI数据中心的网络通信提供了可靠的解决方案。硅光子学与封装创新已经成为扩展AI基础设施的关键，这些技术可提供支持日益庞大的AI模型所需的带宽、密度和能效。

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      光电共封装技术通过在同一平台上集成光子学与电子学组件，正在重塑数据中心架构。该技术摒弃了传统离散光学元件，实现了更紧密的系统集成。借助成熟的CMOS硅工艺，Marvell的硅光子学产品已形成完整路线图：当前400G产品已实现量产，800G产品进入送样阶段，同时正研发面向数据中心内外部光链路的1.6T解决方案。

      Marvell的模拟芯片以每2年带宽翻倍的速度不断迭代，OFC期间已经展示了480Gbps的电眼，支持单波1.6T ZR的相干信号传输以及32lane×448G PAM4的12.8T CPO。

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      Marvell的6.4T硅光CPO引擎由32路224g/lane硅光调制器组成，功耗低于5pJ/bit(包含光源)，其封装采用了3D封装的形态。

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      先进封装现已与硅设计并列成为AI硬件性能的核心驱动力。Marvell开发了模块化封装架构，覆盖从2.5D（中介层上的小芯片）到4.5D平台（在工程基板内嵌入光、电、铜互连）。集成光学和铜互连的先进共封装，将光互连和传统铜互连技术相结合，发挥各自的优势，提高芯片封装的性能和可靠性。这一封装策略支持大规模计算扩展、高带宽连接和能效提升，对超大规模数据中心和AI专用数据中心至关重要。

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