LT2500-32 32bit ADC 数据手册详解.2时序与供电

云深无际

发布于 2025-06-08 13:36:32

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忍耐一下，接下来的文章很精彩！

数字输入 / 输出特性。用于评估与 MCU 或 FPGA 连接时的电平兼容性、电流驱动能力等：

参数	说明	条件	最小	典型	最大	单位	解读说明
VIH	高电平输入阈值	-	0.8×OVDD	-	-	V	数字输入 > 80% OVDD 被识别为高
VIL	低电平输入阈值	-	-	-	0.2×OVDD	V	< 20% OVDD 为低
IIN	输入漏电流	VIN: 0V–OVDD	-10	-	10	µA	非常小，便于与任意逻辑兼容
CIN	输入电容	-	-	5	-	pF	对高速信号有微弱负载影响
VOH	高电平输出	IO = –0.5 mA	OVDD – 0.2	-	-	V	输出逻辑高拉至接近 OVDD
VOL	低电平输出	IO = 0.5 mA	-	-	0.2	V	输出低电平接近 0V
IOZ	高阻输出漏电流	三态时	–10	-	10	µA	用于 SPI 三态输出检测
ISOURCE	拉电流能力	输出高电平时	-10	-	-	mA	最大拉电流 10 mA（源）
ISINK	灌电流能力	输出低电平时	-	-	10	mA	最大灌电流 10 mA

SPI 通信可与 1.8V、3.3V、5V 系统兼容，只要 OVDD 对应即可；SDOA / SDOB 输出引脚可直接驱动 10mA 接收器，如 FPGA 输入；电平逻辑与 CMOS/TTL 器件兼容。

POWER REQUIREMENTS

电源供电要求

参数	说明	条件	最小	典型	最大	单位	解读说明
VDD	模拟核心供电	-	2.375	2.5	2.625	V	需要稳定的 2.5V LDO 供电
OVDD	数字 IO 电源	-	1.71	-	5.25	V	灵活性高，可兼容 1.8V~5V 系统
IVDD	模拟电流	1Msps 采样率	-	9.5	14	mA	模拟前端供电消耗
IOVDD	数字电流	1Msps，CL=20pF	-	1	-	mA	IO 部分驱动消耗
IPD	关断电流	采样完成后	6	-	350	µA	Sleep 状态下电流
PD	功耗	全速采样时	-	24	35	mW	总功耗（模拟+数字）
		Power-down 模式	-	15	875	µW	非常适合低功耗采样策略（如间歇式）

满速采样（1Msps）时最大功耗约 35mW，非常适合便携高精度系统；若启用断电机制（Power Down），功耗可低至数十微瓦；OVDD 灵活，适合多种接口逻辑电平兼容。

ADC有两部分的供电：

电源通道	名称	电压	主要作用	供电要求
VDD	模拟核心电源	2.5 V	供给 ADC 内部模拟电路（采样保持、基准放大器）	必须极低噪声、稳定、无纹波
OVDD	数字 IO 电源	1.8 V / 3.3 V / 5.0 V	供给 SPI、BUSY、SDO、SDI 等数字接口	与主控 MCU/FPGA 逻辑电平匹配

可以用这个

也可以共模

       +5V 系统电源输入（电池/USB/Vin/DC-DC）
                  │
         ┌────────┴────────┐
         │                 │
    精密 LDO            低噪声 LDO / LDO输出
     (VDD供电)            (OVDD供电)
     输出 2.5V              输出 3.3V
     10µV RMS 低噪声        与 MCU / FPGA 电平匹配
         │                      │
    ┌────▼────┐           ┌────▼────┐
    │ LTC2500 │           │ 主控芯片 │
    └─────────┘           └─────────┘

LTC2500 的 VDD 电源必须干净、专线布线、远离开关干扰；REF 和 VDD 电源建议共用同一低噪声 LDO；GND 接地必须单点汇流，避免数字和模拟回流混合；推荐使用分区地 + π 型滤波器（L-C-L）对供电电源进一步清洁；若系统中有开关电源（如 Buck），务必远离 ADC 区域，并前加 LDO 滤波。

电源预算参考

项目	电流消耗（典型）	LDO 电流能力
VDD	9.5 mA	≥ 50 mA，留裕量
OVDD	1 mA（正常 IO）	≥ 20 mA

整体供电系统方案总结

一路是给ADC的模拟部分的，要低噪音，还有就是数字部分，没有那么挑剔。

模块	推荐器件	特性	用途
LDO1	LT3042 / ADM7150	极低噪声	LTC2500 VDD & REF
LDO2	LP5907 / MIC5365	逻辑兼容	LTC2500 OVDD
上游电源	5V DC 或锂电池 / Buck 转换	输入电压	系统主电源供给

这个也可以

继续看：

包含采样速率、时钟要求、数据输出时序等关键指标。

采样与转换相关参数

符号	参数	典型值	单位	说明
fSMPL	最大采样频率	1	Msps	最高支持 1Msps 的主时钟采样速率（MCLK）
fDRA	SDOA 输出数据率	250	ksps	受滤波器影响（DF 大时更慢）
fDRB	SDOB 输出数据率	1	Msps	SDOB 每次采样都输出，匹配采样频率
tCONV	转换时间	600–660	ns	MCLK 上升沿后多久转换完成
tCYC	两次采样之间最短时间	1000	ns	限制最小周期 = 1Msps
tACQ	获取时间（采样保持）	≥ 327	ns	由公式推导：t_ACQ = t_CYC - t_CONV - t_BUSYLH
tBUSYLH	MCLK↑ 到 BUSY↑ 的延迟	13	ns	可用于同步判断是否完成采样

MCLK 时钟要求（主采样时钟）

参数	值	单位	说明
tMCLKH	高电平时间	≥ 20	ns
tMCLKL	低电平时间	≥ 20	ns

说明 MCLK 的最大频率约为：

但因为转换过程与采样时序是独立的，MCLK 上升沿只是触发事件，内部定时独立于 MCLK 频率。

SPI（SDOA/SDOB）接口时序

参数	值	单位	说明
tSCKA	SPI SCKA 周期	≥ 10	ns
tSCKAH	SCK 高电平	≥ 4	ns
tSCKAL	SCK 低电平	≥ 4	ns
tSSDISCKA	SDI 数据 Setup 时间	≥ 4	ns
tHSDISCKA	SDI 数据 Hold 时间	≥ 1	ns
tDSDOA	SDOA 数据有效延迟	8.5 / 8.5 / 9.5	ns

SPI时序

MCLK 上升沿 → 触发一次采样；
BUSY 拉高 → 表示 ADC 正在工作；
BUSY 下降 → 数据可读（DRL 拉低）；
SPI 主机通过 SCKA/SCKB + SDI 控制读取；
SDOA/SDOB 输出数据，满足上述时序要求。

与 STM32 SPI 模式 0 兼容；SCK ↑ 采样，MSB 优先

第二段

SPI 读取时序指标（SDOA / SDOB）

符号	参数说明	条件	最小	单位	说明
tHSDOA	SDOA 数据保持时间从 SCKA↑ 起	CL=20pF	1	ns	SPI 主控采样 SDOA 最晚时间
tDSDOADRL	DRL 下降延迟后 SDOA 数据有效延迟	-	5	ns	表明何时可以读取滤波数据
tENA	RDL\ 下降到总线启用时间	-	16	ns	用于并行片选时控制时序
tDISA	RDL\ 上升到总线释放时间	-	13	ns	SPI 总线释放（CS 取消）时需要保持
tSCKB	SDOB 的 SPI 时钟周期	-	10	ns	SPI 时钟周期 ≥10ns，即最大 100 MHz
tSCKBH	SDOB SCKB 高电平时间	-	4	ns
tSCKBL	SDOB SCKB 低电平时间	-	4	ns

无延迟输出 SDOB 专用时序参数

符号	参数说明	条件	值	单位	说明
tDSDOB	SCKB↑ 后 SDOB 输出有效延迟	OVDD = 5.25V / 2.5V / 1.71V	8.5 / 8.5 / 9.5	ns	电压越低，驱动速度越慢（延迟更长）
tHSDOB	SDOB 数据保持时间	CL=20pF	1	ns	SPI 控制器读取时需保持至少 1ns
tDSDOBBUSY	BUSY↓ 后 SDOB 输出数据有效	-	5	ns	BUSY 信号可用于触发读取操作

总线片选时序（RDLA/RDLB 控制）

这些用于控制多片 ADC 共享 SPI 总线（RDLA/RDLB 即 SPI 片选脚）

参数	说明	最小值	单位
tENA	RDL↓ 到总线可驱动时间	16	ns
tDISA	RDL↑ 到释放总线时间	13	ns

作用：避免多片 LTC2500 同时驱动总线导致冲突。

备注说明总结（重点 Notes）

Note 编号	内容摘要
Note 4	典型条件：VDD=2.5V，OVDD=2.5V，VREF=5V，fSMPL=1 MHz
Note 8	积分非线性（INL）定义为从量化中心线测量的最大偏差
Note 9	Bipolar 零点误差 = 输出在 ±0.5LSB 附近跳动；满量程误差 = ±FS 情况下偏差最大值
Note 10	所有 dB 指标参考 ±5V 差分输入
Note 11	采样速率提高 → IREF 电流线性增加
Note 12	某些时序值为设计保证，不是批量测试
Note 13	总线片选相关参数只在 OVDD = 2.5V & 5.25V 测试
Note 14	tSCKA/tSCKB 最小 10ns，可支持 100MHz SPI