Cisco展示基于Fanout方案的3.2T光引擎

光学小豆芽

发布于 2025-06-07 01:18:07

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接着上篇笔记，Broadcom与Cisco也在ECTC 2024会议上分别报道了各自的Fanout光引擎方案细节。Cisco展示了其基于FPOP（Fanout package on package）的3.2T光引擎，小豆芽这里介绍下相关细节，供大家参考。

对于CPO中EIC与PIC的封装方案，主要有以下几种，如下图所示，a) EIC倒装在PIC上, 高速信号通过wire-bonding与PIC相连， b) EIC和PIC都倒转在基板上，两者间的高速信号通过substrate中的金属进行互联，c) Fanout方案，PIC倒装在由多颗EIC fanout后形成的晶圆上，在EIC上下表面有RDL金属层，高速信号通过TMV(through molding via)传递到PIC和EIC上。方案(a)中，高速互联只发生在PIC的edge, 限制了信号的互联密度。此外，wire-bonding金属线的寄生也会影响信号速率的进一步提升。方案b中，高速信号的链路比较长，带来了较大的插损，限制了其可支持的信号速率。

（图片来自文献1）

Cisco从仿真上比较了wire-bonding与FPOP两种封装方案的性能差异，结果如下图所示。对于wirebonding方案, 其在26GHz的插损为1.84dB, 回损小于20dB，而对于FPOP方案，其插损降低到1.2dB, 回损小于20dB。通过引入Fanout方案带来了链路插损的降低，这将有助于整个链路的高速信号质量的提升。

(图片来自文献1)

有别于Marvell的Fanout方案，Cisco采用的是与Broadcom类似的Fanout封装方案，多颗EIC芯片通过fanout的方法形成晶圆，PIC倒装在该fanout晶圆上，在molding中制造TMV，用于高速信号的互联，在EIC的正反面都含有RDL金属层，用于信号的连接，如下图所示。

（图片来自文献2）

Cisco 3.2T光引擎的top-view如下图所示，单颗PIC含有32个通道，单通道速率为100Gbps PAM4。PIC被分为4块区域，每块区域包含一颗800G的EIC，共四颗EIC芯片，并且每颗EIC之间通过RDL金属进行互联。每个block对应800G FR4的光引擎。Cisco在PIC内集成了Mux/DeMux，大大减少了光学端口的数目。为了方便端面耦合器的光学封装，PIC超出了EIC的边缘一定距离，有一部分PIC悬空(overhang)。Cisco采用ELSFP激光器的方案，单个激光器驱动4条光学链路。

(图片来自文献1)

PIC中采用的是SISCAP型MZM调制器，其调制效率优于传统的耗尽型MZM，通过优化结构，驱动电压只需要1Vpp，可支持53Gbaud和100Gbaud的应用，其结构如下图所示。

(图片来自文献2)

整个3.2T光引擎只需要一个24通道的fiber array，如下图所示。单个光口的耦合损耗为1.5dB以下。其尺寸与硬币相当。

(图片来自文献1)

在此基础上，将8个3.2T光引擎与switch芯片封装在一起，形成25.6T的CPO交换机，如下图所示。光引擎通过socket与基板相连，整个系统的substrate尺寸为110mm*110mm。Cisco没有给出单个3.2T光引擎的尺寸，但是从图中substrate与光引擎的尺寸比例关系，可以大致推算出单个3.2T光引擎的尺寸约为25mm*25mm。

(图片来自文献1)

由于芯片面积较大，在整个封装过程中需要严格控制芯片的warpage。Warpage对flip-chip的对准、光学封装都会带来较大的影响，进而影响芯片的良率。Cisco采用了多种方式来降低翘曲：1) 优化RDL层中的金属密度， 2）优化铜柱(copper pillar)的密度, 3)封装基板的layer stack以及材料选取，用于降低CTE，进而减小warpage。在整个3D芯片外侧配置一个金属的heat spreader，它一方面便于整个系统的散热，另一方面也降低了芯片的warpage,其仿真结果如下图所示，warpage从74um降低到24um，如下图所示。

（图片来自文献1）

简单总结下，Cisco采用fanout的封装方案，将单颗硅光芯片与四颗EIC芯片封装在一起，实现了3.2T的光引擎。通过优化整个封装流程与设计参数，降低了芯片的翘曲，实现了光引擎封装良率的提升。整个CPO交换机的功耗降低了约30%。Brodacom、Cisco和Marvell三家巨头的Fanout光引擎对比如下表所示。相比较而言，Marvell的Fanout光引擎开发相对较晚，还没有应用到CPO交换机上，技术细节上也略有区别。