铜缆以太网17-40G-CR4/100G-CR10(一)

40G-CR4/100G-CR10 (C85)

概述

本条款规定了40GBASE-CR4 PMD和100GBASE-CR10 PMD（包括MDI）以及基带介质。在形成完整的物理层时，PMD应连接到下表所示的相应PMA，通过MDI连接到介质，并连接到可通过第45条定义的管理接口或同等方式访问的管理功能。

下图显示了40GBASE-CR4和100GBASE-CR10 PMD子层和MDI与ISO/IEC开放系统互连（OSI）参考模型的关系。

具有可选节能以太网（EEE）功能和深度睡眠模式选项的100GBASE-CR10和40GBASE-CR4 PHY可以可选地进入低功耗空闲（LPI）模式，以在低链路利用率期间节约能源。

RS && XLGMII/CGMII（C81）

本条款定义了以太网媒体访问控制器和各种PHY之间的调协子层（RS）和媒体独立接口的特性。下图显示了RS和媒体独立接口与ISO/IEC OSI参考模型的关系。请注意，本条款中有两种媒体无关接口变体，即40 Gb/s媒体无关接口（XLGMII）和100 Gb/s媒体独立接口（CGMII）。

XLGMII和CGMII是MAC子层和物理层设备之间的可选逻辑接口。RS使MAC侧的位串行格式协议转换成并行格式协议的PCS侧服务接口。

XLGMII/CGMII接口特点

a） XLGMII支持40 Gb/s的速度, CGMII支持100 Gb/s的速度。

b） 数据和分隔符Delimiters与时钟参考同步。

c） 它提供独立的64位宽的发送和接收数据路径。

d） 它仅提供全双工操作。

XLGMII/CGMII概念

a） XLGMII/CGMII在功能上类似于为其他速度定义的其他媒体无关接口，因为它们都定义了1个允许独立开发MAC和PHY逻辑的接口。

b） RS在MAC串行数据流和XLGMII/CGMII的并行数据路径之间进行转换。

c） RS将XLGMII/CGMII处提供的信号集映射到MAC处提供的PLS服务原语。

d） 数据发送的每个方向都是独立的，由数据、控制和时钟信号提供服务。

e） RS在发送路径上生成连续的数据或控制字符，并在接收路径上期望连续的数据和控制字符。

f） RS通过监测接收路径上指示不可靠链路的状态报告，并在发送路径上生成状态报告，向连接链路远端的DTE报告检测到的链路故障，从而参与链路故障检测和报告。

g） XLGMII/CGMII可以支持节能以太网（EEE）的PHY类型的低功耗空闲（LPI）信令。

XLGMII/CGMII结构

RS层将MAC层的串行数据和XLGMII/CGMII接口的并行数据实现互相转换的功能;

XLGMII/CGMII只支持全双工操作，故PLS_SIGNAL .indication原语永远不会产生。

XLGMII/CGMII若支持EEE或Link Interruption（特殊的序列有序集用于标识链路短暂中断），PLS_CARRIER .indication原语才会产生。

XLGMII/CGMII：64个数据信号(TXD<63:0> and RXD<63:0>), 8个控制信号(TXC<7:0> and RXC<7:0>), and 1个时钟信号(TX_CLK and RX_CLK)。当工作于40Gbps, 时钟频率为625MHz(100ppm),上升沿采样，625M Clk/(s×边沿)×1边沿×64bit/Clk = 40Gbps; 当工作于100Gbps,时钟频率为1562.5MHz(100ppm),上升沿采样，1562.5M Clk/(s×边沿)×1边沿×64bit/Clk = 100Gbps;

64个TXD和8个TXC信号应被组织成8个数据通道Lane，64个RXD和8个RXC信号也应如此。每个方向上的8个通道Lane共享一个公共时钟--TX_CLK用于发送，RX_CLK用于接收。这8个通道以循环序列的方式用于发送字节流。

在发送时，每8个PLS_DATA.request事务表示MAC发送的一个字节。第一个字节与通道0对齐，第二个与通道1对齐，第三个与通道2对齐，第四个与通道3对齐，第五个字节与通道4对齐，第六个与通道5对齐，第七个与通道6对齐，第八个与通道7对齐，然后第九个字节与通道0对齐，以此类推。分隔定界符Delimiters和帧间空闲字符IPG分别用TXC和RXC宣称指示的控制码编码在TXD和RXD信号上。

XLGMII/CGMII发送接收Lane分配

XLGMII/CGMII与PLS服务原语映射

调协子层（RS）应将XLGMII/CGMII提供的信号映射到PLS服务原语。全双工操作仅在40 Gb/s和100 Gb/s；因此支持CSMA/CD操作的PLS服务原语没有通过RS映射到XLGMII/CGMII。如果支持EEE能力，则映射会发生变化（见78.3）。LPI_REQUEST不得设置为ASSERT，除非所连接的链路已运行至少1秒钟（即，根据底层PCS/PMA，link_status=OK）。

为40 Gb/s和100 Gb/s操作定义了以下原语的映射：

PLS_DATA.request

PLS_DATA.indication

PLS_CARRIER.indication

PLS_SIGNAL.indication

PLS_DATA_VALID.indication

PLS_DATA.request ( OUTPUT_UNIT = 0/1/DATA_COMPLETE )

DATA_COMPLETE值表示媒体访问控制子层MAC没有更多数据要输出。OUTPUT_UNIT值通过每个TX_CLK边沿上（上升沿和下降沿）的信号TXD<63:0>和TXC<7:0>传送到PHY。每个PLS_DATA .request事务应按顺序映射到TXD信号（TXD<0>，TXD<1>，…TXD<63>，TXD<0>，…）。在来自MAC子层的64个PLS_DATA .request事务（8个字节，每个字节有8个PLS_DATA.request事务）之后，RS请求PHY发送64个数据比特。前导码的第一个字节应转换为Start控制字符，并与Lane 0对齐。对于MAC子层的每64比特时间，RS应生成TXD<63:0>和TXC<7:0>。DATA_COMPLETE值应映射到在最后一个数据字节之后按顺序编码在接下来的8个TXD位信号上的Terminate控制字符；并在下一个TX_CLK边沿发送到PHY。这可能与最后一个数据字节或随后的TX_CLK边沿位于同一TX_CLK边上。当Terminate控制字符位于Lane 0、1、2、3、4、5或6中时，顺序后面的通道Lane将使用Idle控制字符进行编码。

PLS_DATA.indication ( INPUT_UNIT = 0/1)

INPUT_UNIT值来自RX_CLK每个边沿上（上升沿和下降沿）从PHY接收到的信号RXC<7:0>和RXD<63:0>。为MAC子层实体生成的每个原语对应于MAC在连接两个DTE的链路的远程端发出的PLS_DATA.request。对于帧接收期间的每个RXD<63:0>，RS应生成64个PLS_DATA.indication事务，直到帧结束（终止控制字符），其中0、8、16、24、32、40、48或56个PLS_DATA.indication事务将由包含Terminate的RXD<63:0>生成。在帧接收期间，每个RXD信号应按顺序映射到PLS_DATA.indication事务中（RXD<0>，RXD<1>，…RXD<63>，RXD<0>，…）。在生成相关的PLS_DATA.indication事务之前，RS应将有效的Start控制字符转换为前导码第一个字节。RS不得为终止控制字符生成任何PLS_DATA.indication原语。为了确保稳健运行，发送到MAC的数据值可以是根据XGMII错误指示的要求，由RS执行更改动作。序列有序集不会指示给MAC。

PLS_CARRIER.indication ( CARRIER_STATUS = CARRIER_ON / CARRIER_OFF )

40 Gb/s和100 Gb/s操作仅支持全双工操作。RS从只为支持EEE或链路中断的PHY生成此原语。对于支持EEE功能的PHY，设置CARRIER_STATUS以响应LPI_REQUEST。对于支持链路中断的PHY，可以设置CARRIER_STATUS以响应Link_fault。如果LPI_CARRIER_STATUS = true ; link_fault = 链路中断link interruption，则CARRIER_STATUS设置为CARRIER_ON。否则，CARRIER_STATUS设置为CARRIER_OFF。基于链路中断Link Interruption信号的延迟机制可以由管理启用或禁用。

PLS_SIGNAL.indication ( SIGNAL_STATUS = SIGNAL _ERROR / NO _SIGNAL _ERROR )

40 Gb/s和100 Gb/s操作仅支持全双工操作。RS永远不会生成这个原语。

PLS_DATA.VALID ( DATA_VALID_STATUS = DATA_VALID / DATA_NOT_VALID )

DATA_VALID_STATUS参数可以取两个值之一：DATA_VALID或DATA_NOT_VALID。DATA_VALID值表示PLS_DATA.indication原语的INPUT_UNIT参数包含传入帧的有效数据。DATA_NOT_VALID值表示PLS_DATA.indication原语的INPUT_UNIT参数不包含传入帧的有效数据。每当DATA_VALID_STATUS参数从DATA_VALID变为DATA_NOT_VALID或反之亦然，RS应生成PLS_DATA_VALID.indication服务原语。如果先前的RXC<7:0>和RXD<63:0>包含8个空闲字符IDLE (RXD = 0x07070707 07070707)或1个序列有序集(8Byte)，则然后在Lane 0上接收到开始控制字符Start control character (RXD=0xFB)后而响应生成PLS_DATA.indication事务时，DATA_VALID_STATUS应取DATA_VALID值。当序列中当前通道的RXC=1用于除错误控制字符(RXD=0xFE)以外的任何字符时，DATA_VALID_STATUS应取DATA_NOT_VALID值。在没有错误的情况下，DATA_NOT_VALID是由Terminate控制字符(RXD=0xFD)引起的。当DATA_VALID_STATUS因Terminate以外的控制字符而从DATA_VALID更改为DATA_NOT_VALID时，RS应确保MAC(在RS向MAC发送DATA_NOT_VALUED服务原语之前)检测到FrameCheckError。

XLGMII/CGMII数据流

Inter-frame

XLGMII/CGMII发送或接收路径上的帧间<帧间>时段是一个没有帧数据活动发生的间隔。对应于MAC包间间隙的<帧间>以Terminate控制字符开始，以Idle控制字符继续，以开始控制字符之前的Idle控制字符结束。IPG的长度可以变化（在发送MAC和接收MAC之间实现一个或多个功能）（例如，RS Lane对齐、PHY时钟速率补偿）。接收RS的XLGMII/CGMII处的最小IPG为1个字节。链路状态信息的信令(序列有序集)在逻辑上发生在IPG时段。

Preamble与SFD

Start控制字符表示XLGMII/CGMII上MAC数据的开始。在发送时，RS将从MAC传送的前导码的第一个数据字节转换为Start控制字符。在接收时，RS将开始控制字符转换为前导码数据字节。RS在发送时和PHY在接收时将启动控制字符与XLGMII/CGMII的通道0对齐。

第一个Preamble替换成“Start型” XLGMII/CGMII Control Code（0xFB）[只能出现在Lane0]

开始控制字符Start control character (0xFB)对齐。在发送时，RS可能需要修改IPG的长度，以便在Lane 0上对齐Start控制字符（前导码的第一个字节）。这应通过以下两种方式之一实现：

1） MAC实现可以将此RS功能合并到其设计中，并始终插入额外的空闲字符IDLEs，以在8字节边界上对齐Start控制字符。请注意，这将降低以最小IPG分隔的某些数据包大小的有效数据速率。（此法不可行）

2） 或者，RS可以通过有时插入和有时删除空闲字符来IDLEs对齐Start控制字符(保证所有帧的Start控制符永远出现在Lane0)，从而保持有效数据速率。使用此方法时，RS会维护一个赤字空闲计数（DIC），表示删除或插入的空闲字符的累积计数。DIC为每个删除的空闲字符递增，为每个插入的空闲字符递减，是否插入或删除空闲字符的决定受到DIC最小值为0、最大值为7的限制。请注意，这可能会导致在发送XLGMII/CGMII上观察到的帧间间隔比规定的最小IPG(12Byte)短7个字节；然而，缩短IPG的频率受到DIC规则的限制。DIC仅在初始化时重置，并且无论MAC子层发送的IPG大小如何，都会应用DIC。如果效果与RS实现的DIC相同，则可以采用等效技术来控制Start控制字符的RS对齐。

帧结尾标记EFD

EFD采用“Terminate型” XLGMII /CGMII Control Code（0xFD）[可以出现在任意Lane]

普通数据帧发送

S=0xFB (TXC=1), DP=0x55 (TXC=0) , DP=0x55 (TXC=0) , DP=0x55 (TXC=0) , DP=0x55 (TXC=0) , DP=0x55 (TXC=0) , DP=0x55 (TXC=0) , SFD=0xD5 (TXC=0) , MAC帧数据…………+FCS，T=0xFD (TXC=1)，I=0x07 (TXC=1)，……

错误数据帧发送

TXD, TXC编码

普通数据帧接收

S=0xFB (RXC=1), DP=0x55 (RXC=0) , DP=0x55 (RXC=0) , DP=0x55 (RXC=0), DP=0x55 (RXC=0) , DP=0x55 (RXC=0) , DP=0x55 (RXC=0), SFD=0xD5 (RXC=0), MAC帧数据…………+FCS，T=0xFD (RXC=1) ，I=0x07 (RXC=1)，……

错误数据帧接收

RXD, RXC编码

错误与故障处理

XLGMII/CGMII响应错误指示

如果在帧接收期间（即当PLS_DATA.VALID 的DATA_VALID_STATUS = DATA_VALID时），在接收到的通道Lane上用信号发送了终止控制字符以外的控制字符，则RS应确保MAC将检测到该帧中的帧校验错误。通过在RS中加入一个功能可以满足这一要求。该功能产生被传递到MAC子层的接收帧数据序列。该数据序列可以通过替换传递到MAC的数据来产生。当Terminate之外的控制字符出现在包的结尾时，RS为帧内接收到的每个错误控制字符生成8个PLS_DATA.indication原语，并可能生成8个PLS_DATA.indication原语确保帧检测错误标记的产生。可以采用其他技术来响应接收到的错误控制字符，前提是MAC子层的行为就像在接收到的帧中发生了帧校验错误一样。

生成发送错误控制字符的条件

如果在发送帧的过程中，有必要请求PHY故意破坏帧的内容，使得接收端将以最高的概率检测到损坏，则可以通过对通道的TXD和TXC信号进行适当的编码（0xFE error控制符），在发送通道上宣称错误控制字符。

对接收到的无效帧序列的响应

需要与此RS相邻的40 Gb/s 和 100 Gb/sPCS来保持发送RS的列对齐，或将Start控制字符与通道0对齐。对于在任何其他通道上接收到的Start控制字符，RS不得向MAC指示DATA_VALID。无差错的40 Gb/s 和 100 Gb/s操作不会改变通道7中的SFD对齐。不需要40 Gb/s 和 100 Gb/s MAC/RS实现来处理在包含Start控制字符的列之后的列的通道7以外的位置具有SFD的数据包。

链路故障信令

链路故障信令在远程RS和本地RS之间运行。在远程RS与本地RS之间检测到的故障被本地RS作为本地故障接收。只有RS发出远程故障信号。PHY内的子层能够检测到导致链路通信不可靠的故障。

在识别到故障状况后，PHY子层指示数据路径上的本地故障状态。当此本地故障状态到达RS时，RS停止发送MAC数据或LPI，并在发送数据路径上连续生成远程故障状态（可能截断正在发送的MAC帧）。当RS接收到远程故障或链路中断状态时，RS停止发送MAC数据或LPI，并连续生成空闲控制字符。当RS不再收到故障状态消息时，它将恢复正常运行，发送MAC数据或LPI。

链路故障指令通过64B/66B序列有序集的方式实现（非常重要）。

PHY用通道0中的序列控制字符Q（0x9C编码前/0x4B编码后）和通道1（D1）、通道2(D2)、通道4(Z4)、通道5(Z5)、通道6(Z6)和通道7中(Z7)的0x00数据字符以及通道3(D3)中的0x01数据字符表示本地故障。在通道3(D3)中具有数据字符0x02表示远程故障。虽然大多数故障检测是在PHY的接收数据路径上进行的，但在某些特定的子层中，可以在PHY的发送侧检测到故障。PHY的本地故障状态（通道3中具有数据字符0x01）也表明了这一点。

对于可能通道3(D3)中的0x03暂时中断的链路的操作，提供了对第3种故障情况（链路中断）的可选检测。

RS报告链路的故障状态。本地故障表示在远程RS和本地RS之间的接收数据路径上检测到的故障。远程故障表示本地RS和远程RS之间的发送路径上的故障。