IEDM 2024：台积电的硅光(高性能工艺平台、CPO、光计算) 进展(一)

光芯

发布于 2025-04-08 20:59:56

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台积电在IEDM 2024会议上有好多论文，其中硅光的也有好几篇，看了之后还是很震撼的。

(个人想法：以前还有些报道说台积电入局硅光时间比较晚，觉得他没那么快能搞定。但想想硅光这么多年的发展，其实原理上并没有超出原有PLC、III-V等集成光芯片的创新设计，从实验室阶段到量产阶段，同样是依赖于稳定的制造技术，而对于台积电来说最不缺的就是工艺能力了。在理论研究和商业逻辑成熟之后，选择合适的时机入局，完全可以降维打击)

篇幅比较长，拆成了三篇，前面先提炼一下分享的三篇论文的器件指标，第二和第三篇移步到公众号继续阅读。

1. 高性能硅光平台：

12寸65nm硅光平台；10um容差、0.3dB损耗的垂直耦合；76GHz 微环调制器；4.5nA暗电流110GHz Ge PD；晶圆级1.5nm中心谐振波长漂移。

2. 光电集成chiplet/CPO：

＜1dB/m的单模氮化硅波导传输损耗；0.1dB大带宽端面耦合器；二维带微透镜的垂直光纤阵列；97％的光束偏转器加工

3. 并行数字光计算芯片：

4层氮化硅平台；512×512规模、35dB插损；8 bit精度计算；0.08 pJ/MAC

一、高性能硅光平台

◆ 用于下一代数据通信技术的硅光子学平台

摘要

台积电开发了一个先进的硅光子学代工平台，旨在满足下一代数据通信应用日益增长的需求。开发了一个使用300mm代工技术的光子引擎平台。该平台利用最先进的加工能力，集成了针对PIC（N65及更高版本）和EIC（N7及更高版本）定制的工艺节点的最先进功能。通过紧凑通用光子引擎（COUPE）或晶圆上芯片 - 基板上封装（CoWoS）实现PIC和EIC的异构集成。

◆ EPIC平台

1. COUPE集成

在COUPE中，垂直O波段光栅耦合器（GC）与嵌入式微透镜集成，实现了到PIC的整体光纤阵列单元（FAU）耦合损耗为0.3 dB，同时，从外部光纤耦合时，对准公差可保持在±10 µm内。

PIC和EIC通过系统级芯片（SoIC）进行电连接（图1a），旨在降低功率损耗和铜走线引起的信号劣化。还实现了宽带边缘耦合版本的光子引擎（图1b）。计划在2025年将COUPE用于小型可插拔（SFP），随后在2026年将其集成到封装中作为共封装光学（CPO）。

2. 集成光制造工艺

台积电的SiPh平台采用先进的CMOS工艺技术构建，利用300mm SOI制造工艺。该平台将成熟的65nm CMOS技术与先进的光刻和蚀刻相结合，以定义关键的PIC层和结构。利用光学邻近校正算法来考虑光刻、沉积和蚀刻工艺中的变化。对于晶圆内（WiW）和晶圆间（WtW）工艺，可实现关键尺寸（CD）变化在2nm（3σ）内。采用离子注入和锗选择性外延来制造有源器件，如PIN光电二极管、移相器和调制器。使用具有钨接触的六层金属后端工艺（BEOL）来连接有源器件。图2展示了一些制造的器件。

3. 自动化测试和可靠性能力

部署了全自动电/光晶圆验收测试（EWAT/OWAT），以跟踪器件在晶圆工艺中的整体健康状况和性能，在工艺和器件性能之间建立连续的反馈回路。采用基于梯度下降的对准和器件特定测试条件优化，以最小化总体测试周期时间。纯电测试的关键参数包括离子注入电阻、光电探测器暗电流、加热器电阻、BEOL电阻以及调制器和光电探测器的电阻/电容（RC）常数。OWAT测试参数包括无源和有源器件，结合了电光/光电测量。可以监测波导（WG）传播损耗、分束器不平衡、插入损耗、有源器件的调制行为。对于晶圆级可靠性验证，SiPh器件要经过各种应力测试，如温度、光功率和偏置电压循环、高温存储和温湿度偏置测试。

4. CD均匀性监测和改进

硅与氧化物之间的高折射率对比度使硅光子器件能够缩小到亚微米级别，但也使其更容易受到制造引起的尺寸变化影响，需要严格的CD控制。例如，根据模拟和测量数据，线宽（CD）、蚀刻深度或厚度变化1nm将导致微环的谐振波长或光栅耦合器的峰值耦合波长发生0.5 - 2nm的偏移。虽然微环谐振波长可以通过集成加热器进行热调谐，但随着波长变化增加，加热器功耗和温度可靠性风险也会增加。为了降低风险并控制整体器件性能，制造工艺中的尺寸变化需要控制在几纳米范围内。

图4和表1显示了使用先进工艺工具的SPGC/MRR器件工艺和性能指标的WiW变化，表明MRR/SPGC波长3σ在WiW范围内分别为1.44nm/1.32nm。还将实施先进的工艺控制以收紧WtW变化，旨在实现晶圆内和晶圆间的CD和深度3σ < 2nm。

5. PDK

我们开发了一个带有全面O波段光子器件库和参数化单元（p - cell）的PDK，以及在25 - 105°C范围内的相应s - 参数模型。为有源器件提供了具有电压/频率依赖性的RC特性，使设计人员能够进行调制响应和眼图建模。对于有源器件的高功率操作，考虑了由自由载流子吸收和双光子吸收引起的自热行为。还对光电流引起的对RC和调制响应的影响进行了建模。PDK包括布局设计规则检查、端口连接错误验证和Verilog - A电路设计支持。图5总结了PDK器件库中的器件，接下来的两节将讨论一些关键器件。

◆ 无源器件

1. 硅波导

通过模拟、实验验证和工艺优化的迭代，作为PDK的一部分，提供了一组在1290 - 1330nm波长范围内的高带宽、低损耗WG、GC、边缘耦合器（EC）、多模干涉仪（MMI）和定向耦合器（DC），为设计人员提供了对来自各种外部输入源和方案的光的耦合、分光和组合的高效精确控制。例如，硅单模和多模脊形WG的传播损耗分别为0.67 dB/cm和0.20 dB/cm。图6a显示了一种最小化反射引起的波纹的锥形MMI设计。图6b展示了SPGC最佳点优化模拟结果，图6c展示了不同目标峰值波长的SPGC设计的实验测量光谱。而图6d显示了PSGC的硅结果。

2. 氮化硅（SiN）波导

氮化硅由于其宽带宽、最小的温度依赖性、低光损耗和高光功率耐受性，是开发高性能PIC的理想选择。低温（< 400°C）PECVD氮化硅单模波导在λ = 1310 nm处的传播损耗为0.21 dB/cm，多模波导为0.14 dB/cm。展示了一种在λ = 1270 - 1330 nm范围内具有1.2 dB插入损耗和0.18 dB偏振相关损耗（PDL）的氮化硅端面耦合器。

◆ 有源器件

1. 微环调制器（MRM）

与MZM相比，MRM具有面积小和功耗低的优点。然而，由于自热效应，MRM对制造变化和温度上升更敏感。通过严格的CD均匀性控制，可以最小化这些变化对热波长调谐范围的影响。通过优化散热器设计进一步降低自热引起的温度上升。通过调整掺杂和其他设计修改，可以调整调制效率和速度等关键性能参数以满足不同产品要求。图7a显示了为最大化调制效率而设计的5μm半径环在不同偏置电压下的光谱偏移，而图7b显示了另一个旨在高速调制的设计的测量S21带宽（6 dB/4 dB IL时为63 GHz/76 GHz）。

2. 锗PD

这里展示了具有高响应度、高3 dB光电带宽和低暗电流的锗PD。晶圆级数据（图8a）显示在WG中输入功率为5 mW时响应度接近1 A/W。晶圆上的中值暗电流在 - 1.5 V时为4.5 nA（图8b）。在200 μA光电流下3 dB光电带宽为110 GHz（图8c），在1 mA时> 50 GHz。

3. 双微环谐振器

这里展示了由两个对称圆形硅WG和集成加热器组成的双微环谐振器（DMRR）。WiW谐振波长变化（1σ）可控制在0.7 nm以内。图9展示了具有200 GHz信道间隔的16个DMRR的光谱。