OCP 2024：400G Serdes(Intel的分析/Ciena的演示)

今天来看下两个关于448G Serdes的报告，一个是10月16号Altera/Intel(Altera刚被传要被卖掉了)在Photonics专场讲解448G Serdes的可实现性分析，说用2nm或者1.8nm就可以搞定了，然后17号Ciena就报道了我们3nm的DSP已经搞定448G electrical lane signaling了。(以前说224G Serdes接近物理极限，必须要上CPO啦，现在大厂说448G Serdes努努力也是ok的)

首先来看看Intel关于448G Serdes的一些分析。主要的观点有几个:

◆ 编码选择：现在有PAM4/PAM6/PAM8等选项，虽然PAM4的实现难度最大，但PAM6/PAM8需要更复杂的FEC，会带来更大的时延，AI/ML不喜欢时延，所以只要PAM4能搞定，整个产业都喜欢，可以前向兼容，减少测试难度，SNR/能耗也是最好的(再次cue了一下Hyperlight的高性能薄膜铌酸锂调制器 https://mp.weixin.qq.com/s/hIKmPJt5EuBB8rjnzut5wg)

◆工艺要求：需要ADC/DAC电带宽达到100GHz以上，用2nm或者18A工艺是具备可实现性的。封装上需要保证BGA植球间距＜0.5mm，也是可以做的。

◆电链路射频损耗要求：PCB走线(8inch,1.7dB/inch@112GHz)需满足bump-bump的插损＜40dB@112GHz，飞线(12inch，0.45dB/inch)需满足＜30dB，连接器插损需要10dB。这些指标也在当前的工艺能力范围内。

接下来看看Ciena的报告。这个就话不用多说，毕竟测出来了，直接放眼图就行。实现448G电链路的芯片是用的他家在相干传输上最新的WaveLogic 6 DSP ASIC，首次实现了200Gbaud传输的单波1.6T速率，是基于他们3nm CMOS工艺加工的DSP实现的，主要牛逼的点在于实现带宽＞100GHz的ADC/DAC，跟客户一起演示了一个8跨736km的长途传输。另外Ciena也展示了他们的224G Serdes支持40dB＋的射频链路损耗，pre-FEC BER＜1e-6。