LPDDR5: A New Clocking Scheme 提高性能

高速外部时钟 LPDDR5引入了新的时钟方案的。在LPDDR的所有前几代，从主机到DDR是单个时钟。该时钟信号（CK）用来设置CPU 到DDR的传输速率（所述命令和地址（CA）信号从主机向设备传递）。此外，它固定在其中的数据（DQ）和数据选通（DQS）进行主机和设备（写）之间传输的速率或设备和主机（读出）。

同步CK和双向DQS预LPDDR5（LP）DDR系统 当考虑LPDDR4，时钟信号和数据选通信号在2133 MHz的最大速率操作。在LPDDR4中，CA总线是单数据速率（SDR）总线，随着信息每个时钟周期一个分组被从主机向设备传递的意义。由于LPDDR4 CA总线是SDR，所述CA接口上信息传输的最大有效速率为2133 Mbps的。由于数据总线是DDR，与每一个时钟的信息的两个数据包被传输，使得在数据总线4266上Mbps的最大有效速率。见图2。

图2：示出的波形作为LPDDR4-4266指定（为CK和DQS示出的两个差分信号中的仅一个）SDR CA总线和DDR DQ总线

应当注意，在LPDDR4数据选通被实现为差分对和是双向的。所述LPDDR5标准演进而来实现两个不同的差分信号对 - 既有效单向信号与一个从主机将设备与一个从设备将主机。从主机将设备的信号被称为写时钟（WCK）和从设备将主机称为读取数据选通（RDQS）的信号。

这种变化在主机和设备之间的同步指示该设备自身工作的根本途径的改变。一个LPDDR5设备依靠WCK不仅从主机捕获写入数据，但它使用WCK产生RDQS并推出DQ从设备上读取信息。这种变化带来的机遇和挑战。参见图3。

图3：CK，WCK和RDQS *在LPDDR5系统

新时钟架构允许从主机向所述设备和所述数据选通信号的传统时钟信号的去耦。事实上，虽然在LPDDR5 WCK和RDQS的新的最大速率是3200 MHz到启用了一个数据传输速率6400 Mbps的，所述CK将从主机到设备跑的最快速率仅为800兆赫（即使当数据信道在6400 Mbps的操作）。

从选通解耦时钟信号，并因此允许所述时钟信号到显著慢于数据选通脉冲运行，允许CA总线以从SDR总线LPDDR4演进到在LPDDR5 DDR总线。尽管CA总线已经从SDR改为DDR，因为CA时钟为800MHz的CA总线上信息的最大传输速率的最大速率已经封顶，现在是1600 Mbps的。虽然LPDDR4-4266需要的2133个2Mbps的CA传输速率，LPDDR5-6400只要求1600个2Mbps的CA传输速率，如在图4中所见。

图4：示出的波形作为LPDDR5-6400（仅用于CK示出的两个差动信号中的一个，和WCK RDQS）指定DDR CA总线和DDR DQ总线

解耦CK和WCK是具有挑战性的，因为LPDDR5 SDRAM需要以处理的任何数据传送到或从该装置这些信号的内部同步。CK的至WCK同步需要几个CK周期，意思是有执行同步操作时，所以这将是有利的，以避免此尽可能涉及真正的惩罚。此外，存在用于WCK必须如何表现为同步发生，开始与用于至少一个CK静态断言，接着半速率活性的一个CK的特定序列，随后通过基于全速率活性CKS的可变数量工作频率。同步过程的一个例子在图5中概述。

图5：时钟和同步WCK的简单说明（仅在CK示出的两个差动信号中的一个）

有两种方案来保证CK和WCK同步。最简单的选择就是同步，保持CK和WCK同步运行，这被称为自由运行模式。这种方案虽然简单，但是却带来功耗的损失。系统将消耗更多的功耗。由于LPDDR5大多用在手机上，需要功耗的考虑。这意味着每当不需要WCK时，需要关闭WCK。关闭WCK就要求，在任何数据传输之前，需要WCK对CK重新同步。如何做到WCK和CK 的同步是对为LPDDR5内存控制器的考验，如果做得不好，由于同步将会增加不必要的latency。

高速内部时钟 来解耦CA时钟和数据选通的决定不仅影响所述主机与所述设备之间的接口-它也影响LPDDR5控制器和LPDDR5 PHY主机内的接口。

在典型device中，，一个控制器和一个PHY与外部存储器通信。控制器和PHY之间的接口通常与被称为DDR PHY接口（DFI）的规范来实现。所述DFI规范允许SoC设计人员的（LP）DDR控制器，其通常系统命令转换成（LP）DDR命令的设计分开，和（LP）的DDR PHY，其通常在SoC上的数字域转换到模拟主机设备接口的结构域。之间具有定义的接口的（LP）DDR控制器和（LP）DDR PHY提供的SoC选择（LP）DDR控制器和（LP）的DDR PHY溶液当设计师大量的灵活性。

从LPDDR4控制器和LPDDR4 PHY的角度来看（LPDDR4-4266），值得注意的是，虽然将PHY以相同的速度运行通常作为存储器，或最大2133兆赫，LPDDR4的控制器之间的界面PHY（例如，DFI接口）通常将在一半的速度，或1066兆赫运行。这通常被称为DFI 1：由于单个LPDDR控制器时钟盖两个存储器时钟2的频率。这种方法被用来为控制器的数字逻辑的ASIC设计流程内达到合理的最大时钟频率。

在LPDDR5-6400使用时，内部LPDDR5控制器和LPDDR5 PHY具有不同的同步关系。主机和设备之间的数据接口在3200 MHz的最大速率运行。模仿LPDDR4-4266内部DFI 1:2频率比将意味着LPDDR5控制器和LPDDR5 PHY之间的interace将在1600兆赫，这是不适合的任何显著复杂的LPDDR5控制器的合理预期运行。相反，它是理想的过渡从一个DFI 1:2频率比向DFI 1:4频率比，其允许对每个单独LPDDR5控制器时钟存储器四个时钟。这将允许LPDDR5控制器和LPDDR5 PHY之间的接口，以在800兆赫上运行，甚至在LPDDR5 PHY运行数据接口到存储器在3200兆赫。

然而，请记住，在主机和设备之间的CA接口在800 MHz，这不应该在DFI有待逐步降低至200 MHz的最大传送速率运行仅仅是因为数据传输速率，需要一个DFI 1:4频率比。该LPDDR5 PHY必须已经管理多个时钟速率接口到内存中，所以它是理想的牵制LPDDR5 PHY内的时钟复杂性。通过这样做一个维护DFI 1：4的频率比为LPDDR5数据并保持LPDDR5控制器和在800MHz运行的整个DFI：用于LPDDR5命令而移动到一个DFI 1 1频率比。这种新的LPDDR5控制器和LPDDR5 PHY互操作的方式被称为一个DFI 1：1：4的频率比 - DFI 1：1用于命令和DFI 1：4的数据。参见图6。

图6：1：1：4频率比使用DFI 1所述的LPDDR5-6400解时钟域

低速时钟选项 在最大数据速率，6400Mbps运行时，上述各节讨论的外部和内部时钟，由新LPDDR5标准所定义的。但是，也有使用情况下，当它是有利的，当不要求最大带宽的存储器来运行接口慢，例如以节省功率。在这样的使用情况，同时最大限度地降低功耗LPDDR5标准提供选项，以最大限度地提高低速性能。

第一种选择是降低数据选通和数据传输速率时，调整的能力为CA的时钟速率。一旦数据传输速率下降到3200 Mbps或更慢，所以能够改变从1 CK到WCK比例：4至1：2，从而允许用户以保持CA传输速率在1600 Mbps的，而数据传输速率被减缓3200 Mbps的。参见图7。

图7：示出的波形作为指定LPDDR5-3200与CK DDR CA总线和DDR DQ总线：1 WCK比为1:2。只为CK，WCK和RDQS示出的两个差动信号中的一个。

通过同时保持在相同的数据速率运行CA总线提供一个选项，数据总线速度减慢，该系统具有内部调整以及选项。

当CK到WCK比为1：1：1：4的比例4中，DFI接口以1内部操作。当CK到WCK比在1运行：1：1：2模式2模式中，DFI操作在1更新到工作。在每种情况下LPDDR5控制器，DFI，PHY核心和CK以相同的速度运行。然而，对于数据业务的DFI频率比更改为1：4的情况下的LPDDR5 SDRAM的数据传输速率大于3200 Mbps和所述CK到WCK比为1：4，或1：2的情况下所述LPDDR5 SDRAM的数据传输速率是3200 Mbps或更慢，且CK到WCK比为1：2。的DFI的工作频率比的这种调整允许LPDDR5 PHY的LPDDR5控制器和DFI结构域部分以高达800兆赫操作的任何速度下运行，

差分，单结束，并且操作strobeless 在高速操作（操作的假定大多数模式时不处于低功率状态）时，LPDDR5设备将使用CK，WCK，和RDQS在差分模式，以提供最大的性能。不过，也有使用的情况下运行的接口速度较慢。该LPDDR5规范有一些内置在这些用例的节电能力。

由LPDDR5规格报价提供的数据速率达到或低于1600 Mbps的运行时改变三个差分信号CK，WCK和RDQS成单端信号的能力的一种节电选项。如果我们把运行CK到WCK比为1的假设：2，然后CK将在400MHz和WCK（和RDQS）在800MHz运行时CK，WCK，和RDQS放入单端模式操作。

用户也可以在操作的单端模式的选项，以地方CK和WCK和关闭完全RDQS。用于低速运转，这是被称为strobeless模式和要求LPDDR5 PHY以产生内部选通脉冲，以捕获从设备读取DQ。

当切换从差动操作的单端模式CK和WCK，并从差分改变RDQS到单端操作或strobeless模式，则需要为CK，WCK和RDQS禁用设备终止以及到CA信号，的DQ信号，并且数据掩模反转（DMI）信号。移动从差模的信号要么单端模式或关断它们完全节省了功率，而不是终止大多数LPDDR5接口的信号的节省额外的功率。

有选择和限制设置CK，WCK和RDQS时为单端模式来考虑。WCK和RDQS可能仅被配置用于单端模式时CK也被配置为单端模式。也可以启用CK单端模式，同时保留两个WCK和RDQS差分模式。如果WCK放入单端模式，则RDQS也必须被放置到单端模式（选择用于两个WCK和RDQS激活信号相同的极性）或置于strobeless模式。表1列出了所有的CK，WCK和RQDS的有效组合。