Loading [MathJax]/jax/output/CommonHTML/config.js
前往小程序,Get更优阅读体验!
立即前往
首页
学习
活动
专区
圈层
工具
发布
首页
学习
活动
专区
圈层
工具
MCP广场
社区首页 >专栏 >【tcl学习】vivado write_edif

【tcl学习】vivado write_edif

作者头像
FPGA开源工作室
发布于 2020-08-20 07:01:51
发布于 2020-08-20 07:01:51
2.5K00
代码可运行
举报
文章被收录于专栏:FPGA开源工作室FPGA开源工作室
运行总次数:0
代码可运行

EDF文件可以直接导入Vivado,而无需Verilog源文件。

好处:

(1) 避免沙雕队友修改源代码,则可以直接提交EDF网表文件。

(2) 避免用户剽窃劳动成果,保护自己的知识产权。

(3) 对于无需更改的设计复用,直接用EDF网表会贼方便。

1 vivado write_edif

目的:将当前网络列表导出为EDIF文件。

语法:

代码语言:javascript
代码运行次数:0
运行
AI代码解释
复制
write_edif [‑pblocks <args>] 
           [‑cell <arg>] 
           [‑force] 
           [‑security_mode <arg>]
           [‑logic_function_stripped] 
           [‑quiet] 
           [‑verbose] 
           <file>
代码语言:javascript
代码运行次数:0
运行
AI代码解释
复制
[-pblocks]导出这些pblocks的网络列表(对于-cell无效)
[-cell]导出此单元格的网络列表(对于-pblocks无效)
[-force]覆盖现有文件
[-security_mode]如果设置为“all”,并且某些设计需要加密,则
整个设计将被写入一个单独的加密文件 默认值:多文件
[-logic_function_stripped]将lut和ramb上的INIT字符串转换为固定值
[-quiet]忽略命令错误
[-verbose]在命令执行期间挂起消息限制
<file>输出文件(带有-pblocks或-cell的目录)

举例:

代码语言:javascript
代码运行次数:0
运行
AI代码解释
复制
write_edif C:/Data/edifOut.edn

2 操作步骤

(1)将需要封装的模块设置为顶层模块

(2)综合或实现需要生成edif的verilog或vhdl源文件。

(3)open Elaborated Design or Open Synthesized Design or Open

Implemented Design

(4) tcl console:write_edif xx.edf

(5) tcl console:write_verilog -mode synth_stub xx_stub.v

(6) 调用 xx.edf和xx_stub.v

3 视频演示

http://mpvideo.qpic.cn/0bf2qeaheaaa6eajrcbzmnpvbaodokaqa4qa.f10002.mp4?dis_k=ec7df3a952962cb77a0064e6bbdeb6f2&dis_t=1597906884

本文参与 腾讯云自媒体同步曝光计划,分享自微信公众号。
原始发表:2020-08-17,如有侵权请联系 cloudcommunity@tencent.com 删除

本文分享自 FPGA开源工作室 微信公众号,前往查看

如有侵权,请联系 cloudcommunity@tencent.com 删除。

本文参与 腾讯云自媒体同步曝光计划  ,欢迎热爱写作的你一起参与!

评论
登录后参与评论
暂无评论
推荐阅读
编辑精选文章
换一批
Vivado中模块封装成edif和dcp
  我们完成Vivado的工程后,大部分情况不能把整个工程的源代码都直接给客户或者其他工程师,需要我们先进行一些封装后再给他们,就像软件代码中会编译成dll后再Release给别人。
猫叔Rex
2020/06/30
2.1K0
Vivado中模块封装成edif和dcp
【tcl学习】vivado write_project_tcl
每次创建vivado工程时都会生成大量的文件,这样一方面导致占用的磁盘空间很大,另一方面也不利于vivado工程的copy和github上传等操作。这里教大家一个简单又实用的方法,将工程保存成xxx.tcl,只保留ip ,verilog/vhdl和xdc等必要文件即可。
FPGA开源工作室
2020/08/17
2.6K0
【tcl学习】vivado write_project_tcl
【Vivado那些事儿】两种创建工程的方法
本篇介绍了两种创建工程的方法,一种是根据向导进行创建,一种是直接使用tcl指令进行创建,还简单介绍了工程参数在哪进行更改。
狂人V
2020/12/22
8750
【Vivado那些事儿】两种创建工程的方法
Vivado Tcl 脚本编译工程
工具命令语言(Tcl--Tool Command Language)是Vivado®工具环境中集成的脚本语言。Tcl是半导体行业中用于应用程序编程接口的标准语言,并由Synopsys®设计约束(SDC)使用。
FPGA开源工作室
2020/02/14
2.5K0
Vivado Tcl 脚本编译工程
Vivado Non-Project MODE Tcl Commands
1 read_edif:将EDIF或NGC网表文件导入当前项目的“设计源”文件集。
FPGA开源工作室
2020/02/14
2.2K0
Vivado Non-Project MODE Tcl Commands
平头哥开源项目wujian100_open | 基于synplify+vivado生成bitfile
Use the sdc2fdc Tcl shell command to convert the timing constraints.
数字芯片社区
2022/04/06
2.1K0
平头哥开源项目wujian100_open | 基于synplify+vivado生成bitfile
Vivado IP Integrator中实现DFX(Dynamic Function eXchange)的快速入门
视频教程 https://www.xilinx.com/video/hardware/block-design-containers-for-dfx.html
hankfu
2022/05/09
1K0
Vivado中用于时钟操作的几个Tcl命令
理论上,使用Tcl可以在Vivado上完成一切操作,但是没必要,因为命令太多,很难记忆,我们只需要知道几个常用的即可,方便我们使用Vivado。
Reborn Lee
2021/10/11
9440
FPGA Vivado设计流程
本篇通过创建一个简单的HDL工程,学会使用Vivado集成开发环境。学会如何使用Vivado进行设计、仿真、综合以及实现一个项目,生成比特流文件并下载到 FPGA开发板。
FPGA技术江湖
2020/12/30
3.9K0
Xilinx FPGA Partial Reconfiguration 部分重配置 详细教程
  Partial Reconfiguration(部分重配置)在现在的FPGA应用中越来越常见,我们这次的教程以Project模式为例来说明部分重配置的操作过程。
猫叔Rex
2020/06/30
1.6K0
Xilinx FPGA Partial Reconfiguration 部分重配置 详细教程
【分享】升级Vivado工程脚本
Vivado可以导出脚本,保存创建工程的相关命令和配置,并可以在需要的时候使用脚本重建Vivado工程。脚本通常只有KB级别大小,远远小于工程打包文件的大小,因此便于备份和版本管理。 脚本里指定了Vivado的版本、器件的型号,IP的版本。如果导出脚本时的相关版本,和恢复工程时的相关版本不一样,会导致创建工程失败。可以通过手工检查和修改相关版本信息,升级Vivado工程脚本,使新的Vivado也能恢复出对应的工程。 目前我电脑中只有Vivado 2020.2。但是得到了一份Vivado 2020.1为开发板vck190 es的创建的工程脚本。下面以把前述脚本升级到Vivado 2020.2为例,讨论如何升级Vivado工程脚本。
hankfu
2021/03/03
2.2K0
Vivado初体验LED工程
本节我们要做的是熟练使用 Vivado 创建工程并实现对 LED 灯控制,每秒钟控制开发板上的 LED 灯翻转一次,实现亮、灭、亮、灭的控制。会控制 LED 灯,其它外设也慢慢就会了。
Gnep@97
2023/09/19
8860
Vivado初体验LED工程
多平台FPGA工程快速移植与构建
作为一名FPGA工程师,经常需要在多个FPGA设备之间移植项目,核心的问题是IP的管理和移植,今天通过安装和使用 FuseSoC 在多个 AMD FPGA 之间移植一个简单的项目。从 AMD Spartan™ 7 更改为 AMD Artix™ 7 设备,然后是 AMD Kintex™ UltraSacle™。
FPGA技术江湖
2024/12/11
1470
多平台FPGA工程快速移植与构建
将神经网络加速器NVDLA移植部署到FPGA中
NVDLA 是英伟达于2017年开源出来的深度学习加速器框架。可惜的是,这个项目被开源出来一年后就草草停止维护了。
空白的贝塔
2021/06/17
7K0
【Vivado那些事】创建不包含源文件的IP
有时候我们想参考官方的源码,但是有些IP怎么也找不到官方的源码,具体原因是什么呢?
碎碎思
2021/01/13
3.2K0
【Vivado那些事】创建不包含源文件的IP
毕设:基于FPGA的FIR数字滤波器设计
大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。
FPGA技术江湖
2020/12/30
2.5K0
ARM 之七 主流编译器(armcc、iar、gcc for arm、LLVM(clang))详细介绍[通俗易懂]
  在讲解各编译器之前,必须先了解一下以下这些文件。这些文件在编译器目录下或者编译生成目标平台的可执行程序时经常见到。此外,还需要注意区分 Windows 平台 和 Linux 平台的文件。
全栈程序员站长
2022/06/28
18.2K0
ARM 之七 主流编译器(armcc、iar、gcc for arm、LLVM(clang))详细介绍[通俗易懂]
Android系统启动——4 zyogte进程 (C篇)
我们大家都是知道"一鼎三足"和"三角形的稳定性",那么支撑Android系统的三个"足"是什么?即init进程、SystemServer进程和Zygote进程。本篇文章我们就好好来研究下Zygote进程
隔壁老李头
2018/08/30
2.9K0
Android系统启动——4 zyogte进程 (C篇)
Xilinx 7A 开发流程——工程模式 ARTY XC7A35T
二、设计文件输入 Flow Navigator–Project Manager–add sources或Sources窗口的
战神伽罗
2021/03/02
9460
Xilinx 7A 开发流程——工程模式 ARTY XC7A35T
2.Nginx进阶学习之最佳配置实践指南
描述:在企业线上生产环境中推荐进行Nginx编译安装,可以按照业务侧重点进行相应 Nginx 编译参数配置,所以编译参数不是功能加的越多越好,应该尽可能少编译模块不用的最好不要加入,本小结将以最新的Nginx版本以及依赖版本进行编译演示。
全栈工程师修炼指南
2022/09/29
2K0
2.Nginx进阶学习之最佳配置实践指南
相关推荐
Vivado中模块封装成edif和dcp
更多 >
领券
问题归档专栏文章快讯文章归档关键词归档开发者手册归档开发者手册 Section 归档